CPU桥ASIC设计中CPU模拟器的设计

功能模拟是设计高性能微处理器接口ＡＳＩＣ芯片的重要环节,目的是消除ＡＳＩＣ的功能性设计错误。为了更好地对ＡＳＩＣ芯片进行模拟,需要灵活、方便、能够体现微处理器行为的ＣＰＵ模型,文章将介绍了对一个ＣＰＵ行为模拟器的开发。     

带复位的高性能译码器设计

译码器是寄存器文件中的关键部件.为了实现高性能的寄存器文件,结合寄存器文件的设计,实现了一款带复位的高性能译码器,并分析了这款译码器的性能和功能.设计中,使用了偏斜逻辑的设计方法,有效地提高了译码器的速度.同时,采用特殊的复位电路,可以精确地控制字线维持时间,降低功耗.在0.13μm工艺下对译码器进行模拟分析并与传统的译码器进行比较,结果表明,相对于传统静态译码器,该译码器的速度增加了43.24%,延时为210ps,相对于传统动态译码器,平均功耗降低了37.56%.     

高性能SRAM的低功耗设计

采用0.13 μm标准CMOS工艺,全定制设计实现了一款8 kB(8 k*8 bit)的高速低功耗静态随机存取存储器(SRAM).分析了影响存储器性能和功耗的原因,并在电路布局上做了改进,将两个3-8译码器进行拆分与重组,降低了互连线的延迟和耦合作用;同时,对灵敏放大器也做了改进.版图后仿真表明,在电源电压为1.2 V、温度为25 ℃的典型条件下,读1延时为766.37 ps,最大功耗为11.29 mW,功耗延时积PDP为8.65 pJ,实现了很好的性能.     

基于硬件虚拟接口结构的系统域网络设计

提出了一种硬件虚拟接口结构（HVIA），从硬件逻辑设计的角度介绍了一个基于HVIA结构系统域网络（HVIA—Net）的实现关键技术，给出了33MHz、64位PCI环境下实际测试的通信性能，并与同类流行的高性能网络进行了性能比较．最后简要介绍了基于PCI—E总线的系统域网络HVIA-Net-E的实现方案．     

HVIA： 基于硬件的虚拟接口结构

本文提出了一种硬件虚拟接口结构（HVIA），介绍了一个基于HVIA的系统域网络（HVIA－Net）,并比较了HVIA与VIA的性能。     

系统域网络总线接口实现技术

本文介绍了一个基于硬件虚拟接口结构的系统域网络（HVIA-Net)接口的逻辑实现，提出了基于硬缓冲的PCI接口实现技术和超长突发技术，并给出了模拟性能。     

基于CUDA平台的遗传算法并行实现研究

CUDA技术方便程序员在GPU上进行通用计算,但并没有提供随机数产生的应用接口。为此,本文提出并实现在CUDA开发平台上并行产生均匀随机数算法,测试证明算法可行。在此基础上优化基本遗传算法,并在GPU上并行实现其所有操作,提高其运行速度和准确度;分析了种群大小和遗传代数对此算法加速比及准确度的影响,并与MAT-LAB工具箱进行比较。实验表明,相比MATLAB遗传算法工具箱,基于CUDA平台实现的遗传算法性能更高,准确度更好。     

CPU验证平台的研究与实现

针对CPU设计的特点,建立完善的验证平台对CPU的验证至关重要。介绍了CPU验证平台一般形式和特点,提出了面向高性能CPU功能验证的全芯片验证平台的结构和构造方法,阐述了基于硬件加速器的CPU验证平台的实现。该验证平台已成功验证了自主设计的CPU的正确性和兼容性。     

基于IA64架构的虚拟哈希页表的研究与实现

虚拟哈希页表（VHPT）是高性能微处理器系统实现虚拟地址到物理地址的转换映像，是存储管理的关键技术之一。本文在讨论IA64微处理器地址空间的基础上分析了单地址空间（SAS）和多地址空间（脑）模型的应用需求，研究了长格式、短格式两种页表映射机制，实现了基于这两种格式的64位虚地址空间的哈希地址算法，增强了虚地址转换的
性能。模拟结果表明，该设计与IA64架构兼容。