CMOS电路中抗Latch-up的保护环结构研究

闩锁是CMOS集成电路中的一种寄生效应,这种PNPN结构一旦被触发,从电源到地会产生大电流,导致整个芯片的失效。针对芯片在实际测试中发现的闩锁问题,介绍了闩锁的测试方法,并且利用软件Tsuprem4和Medici模拟整个失效过程,在对2类保护环(多子环/少子环)作用的分析,以及各种保护结构的模拟基础之上,通过对比触发电压和电流,得到一种最优的抗Latch up版图设计方法,通过进一步的流片、测试,解决了芯片中的闩锁失效问题,验证了这种结构的有效性。     

SPAD阵列读出电路关键技术与发展趋势(特邀)

首先针对SPAD阵列读出电路的特点,将电路主要分成接口电路与信号处理电路两大部分,其次根据单光子雪崩光电探测器的阵列的不同应用场景,阐述了集成读出电路中核心电路模块设计的关键技术。分别从SPAD的接口电路设计、两种典型应用成像模式(光子计时、光子计数)中核心电路的设计方面,详细分析此类电路的关键技术以及国内外研究团队在此类电路的研究进展与存在的问题。最后根据目前国内外研究的进展情况,分析了SPAD阵列集成读出电路的发展趋势以及各类电路存在的设计重点与难点,为SPAD阵列读出电路的设计提供一些参考。     

多功能红外焦平面读出电路设计

主/被动成像系统具备多种成像模式,集成度高、成本低、系统运行效率高,应用前景良好。设计了一种64×64规模的多功能红外焦平面阵列读出电路,在30 μm像元中心距的限制下实现了日光标准成像、微光成像、异步激光脉冲检测和二维激光测距四种成像功能。基于TSMC 0.35 μm工艺,完成了多功能读出电路的芯片设计与流片验证。电路复用设计和像素共享架构显著降低了版图面积。CTIA的T型开关有效减小漏电流,改善了红外被动成像电路的动态范围,高增益模式下动态范围达60 dB,低增益模式下动态范围达68 dB。并且满阱电荷容量分别为203 ke?和1.63 Me?。三级push-pull运放和MOS反馈电阻使RTIA兼具高增益和小尺寸。芯片测试结果表明,电路具备主/被动成像功能,性能良好,可应用于红外焦平面激光雷达成像系统。     

一种应用于硅基OLED微显示驱动芯片的负压DC-DC变换器的设计

设计了一款应用于硅基OLED微显示驱动芯片的Cuk型DC-DC变换器,用于给硅基OLED的公共阴极提供负电压,输出电压范围为0~-4V,可以实现动态可调。Cuk变换器采用单周期和III型补偿的混合控制方式,使电路获得了良好的抗输入扰动性和负载调整率。该变换器使用0.35μm CMOS工艺模型进行设计,工作在2 MHz开关频率。仿真结果显示,在150mA负载跳变时,瞬态恢复时间为24μs,过冲电压为33.47 mV,同时负载调整率为0.003 mV/mA,输出电压的纹波小于5mV。     

功率集成电路中的高压电源和地之间的ESD保护

重点讨论了应用于功率集成电路的高压电源和地之间的一种采用动态检测电路的ESD保护电路,介绍了他的电路结构和工作原理,利用HSpice软件对其在ESD脉冲和正常工作2种情况下的功能进行了仿真,并模拟了保护电路中各器件的尺寸对电路性能的影响。仿真结果证明这种保护电路能满足ESD保护的要求,实际流水结果通过了4 kV HBM测试。     

高压VDMOS电容的研究

本文主要研究了VDMOS电容的组成,详细分析了Ciss、Coss和Crss这3个VDMOS电容参数的定义和各自对应的特性,并从模拟上着重分析了沟道长度和栅氧厚度对电容的影响.文中提出一种反馈电容较低的VDMOS新单元结构,在相同的尺寸条件下,新结构单元Qg*Rdson的优值较之传统型设计显著下降.     

300 V IGBT的设计

为了设计一款300 V IGBT,从理论分析了IGBT各工艺参数与器件主要性能之间的关系.并利用Tsuprem4和Medici软件,重点研究了器件工艺参数对器件击穿电压、阈值电压的影响,同时分析了IGBT器件的开关特性及其影响因素,最终得到了兼容CMOS工艺的300 V IGBT的最佳结构、工艺参数.通过计算机模拟得知,该器件的关态和开态的击穿电压都达到了要求,阈值电压为2V,而且兼容目前国内的CMOS工艺,可以很好地应用于各种高压功率集成电路.     

基于变化电子流向的一种高压VDMOS静态物理模型

研究了高压VDMOS内部电子流向的变化,提出了其近似解析表达式,在此基础之上,求得了电子密度分布变化的解析表达式,从而建立了高压VDMOS的一种改进静态物理模型。计算结果表明,由于这一模型是基于更为合理的电子流向变化和电子密度分布变化的解析表达式而建立的,所以与Yeong-seuk Kim等人模型和参考文献[2]的模型相比,在较大的工作电压范围内,其计算精度的提高都是非常显著的。     

SOI-LIGBT寄生晶体管电流增益的研究

采用二维器件模拟仿真软件Tsuprem4和Medici模拟了SOI-LIGBT的n型缓冲层掺杂剂量、阳极p+阱区长度、漂移区长度以及阳极所加电压对SOI-LIGBT寄生晶体管电流增益β的影响,通过理论分析定性的解释了产生上述现象的原因和机理,并且通过实验测试结果进一步验证了分析结论的正确性。其中,n型缓冲层掺杂剂量对电流增益β的影响最为明显,漂移区长度的影响最弱。基本完成了对SOI-LIGBT寄生晶体管电流增益β主要工艺影响因素的定性分析,对于SOI-LIGBT的设计有一定的借鉴意义。     

Process optimization of a deep trench isolation structure for high voltage SOI devices

In this work, the process reasons for weak point formation of the deep trench on SOI wafer have been analyzed in detail. The optimized trench process is also proposed. It is found that there are two main reasons: one is over-etching laterally of silicon on the surface of buried oxide caused by fringe effect; the other is slowly growth rate of isolation oxide in the concave silicon corner of trench bottom. In order to improve the isolation performance of deep trench, two feasible ways for optimizing trench process are proposed. The improved process thickens the isolation oxide and rounds sharp silicon corner at weak point, increasing the applied voltage by 15-20V at the same leakage current. The proposed new trench isolation process has been verified in foundry’s 0.5-μm HV SOI technology.