不同注F剂量与CMOS运放电路辐照损伤的相关性

在不同注F剂量条件下,对P沟和N沟两种不同差分对输入CMOS运放电路的电离辐照响应进行了研究.分析比较了注F和未注F运放电路电离辐照响应之间的差异.结果表明,在栅场介质注入适量的F,可有效抑制辐照感生的氧化物电荷尤其是界面态的增长,从而提高CMOS运放电路的抗辐照特性.     

局部增强压焊块铝层厚度的工艺方法

针对目前铜线封装对芯片压焊块的铝层厚度要求较高的问题,通过改进芯片制造工艺流程,对芯片内部压焊块的铝层进行单独地加厚。以便同时满足芯片封装厂采用铜线打线和芯片制造厂金属刻蚀工艺难易的要求。做法为,在钝化层刻蚀完成后,再生长一层足够厚的金属层,进行钝化层反版的光刻以及湿法刻蚀,只保留下压焊块区域的金属层,此时压焊块区域就...     

不同注F剂量与CMOS运放电路辐照损伤的相关性

在不同注F剂量条件下,对P沟和N沟两种不同差分对输入CMOS运放电路的电离辐照响应进行了研究.分析比较了注F和未注F运放电路电离辐照响应之间的差异.结果表明,在栅场介质注入适量的F,可有效抑制辐照感生的氧化物电荷尤其是界面态的增长,从而提高CMOS运放电路的抗辐照特性.     

栅氧化方式对N沟输入CMOS运算放大器电离辐射效应的影响

介绍了干氧和氢氧合成两种不同栅氧化方式下制作的N沟输入CMOS运算放大器电路的电离辐照响应特征.并通过对电路内部单管特性损伤分析的比较,探讨了引起两者辐照敏感性差异的原因.结果显示,氢氧合成工艺比干氧工艺损伤明显的原因,是因为H的引入产生了更多的界面态,从而使其单管的跨导明显下降所致.这表明,抑制辐照感生氧化物电荷尤其是界面态的增长,对提高电路的抗辐射特性至关重要.     

CMOS运算放大器的辐照和退火行为

介绍了CMOS运算放大器电路经电离辐照后,在不同偏置及不同退火温度下,运放整体性能参数、电路内部单管特性及功能单元电路的节点电流、电压的变化规律,分析了引起运放辐照后继续损伤退化的基本原因.结果显示,运放电路辐照后的退火行为与偏置及温度均有较大的依赖关系,而这种关系与辐照感生的氧化物电荷和Si/SiO2界面态密度的增长与退火直接相关.     

TFSOI/CMOS ESD研究

文章讨论了TFSOI／CMOS中ESD电路与常见体硅ESD电路的主要区别,详细分析了ESD电路中各个组成部分对整体性能的影响,成功地研制了抗2000V静电的ESD保护电路,指出了进一步提高TFSOI／CMOS ESD抗静电能力的途径。     

CMOS运算放大器电路的辐照损伤分析

通过分析P沟差分对输入CMOS运放电路内部单管特性，各节点电流，电压及运放整体电路在电离辐射环境中损伤特性的变化，探讨了引起运放电特性退化的主要原因，结果显示，由于差分对PMOSFET输出特性Ids-Vds的不对称，在辐照中引起的镜像恒流源的不匹配，是导致运放电参数发生剧变的根本原因，对CMOS运放电路来说，电路结构的匹配及MOSFET单管I－V持性的优劣，是决定运放抗辐射能力的关键。     

VDMOS的UIS能力与制造工艺流程的关系

介绍了几种不同工艺流程:利用光刻胶做掩蔽的P+掩模注入工艺,利用ILD做掩蔽的接触孔P+注入工艺,利用LTO形成的Spacer做屏蔽的平面氧化层P+工艺。分析了这几种工艺流程与UIS能力的关系。由于受光刻工艺影响存在差异,这三种做法最后形成的Deep body区域的横向尺寸差异很大,导致了其UIS能力差异也很大。最后,通过仿真,验证了平面氧化层P+工艺确实具有最强的UIS能力,与理论分析完全一致。     

前驱体FePO_4的制备工艺及其对流变相法合成LiFePO_4/C正极材料的影响

以FeSO4·7H2O,NH4H2PO4,H2O2和NH3·H2O为原料,采用均相沉淀法制备前驱体FePO4·2H2O,再通过流变相法制得LiFePO4/C复合材料,研究了反应温度、搅拌速度和pH值等反应条件对合成LiFePO4/C的影响。采用XRD、SEM和恒流充放电方法表征了材料的结构、形貌和电化学性能。结果表明:当反应温度为60℃,搅拌速度为800 r/min,pH值为2.5时,合成的LiFePO4/C为纯相,且粒度均匀,粒径约为200 nm,在0.1 C充放电倍率下,其首次放电比容量达137 mAh/g。     

响应曲面法在VDMOS设计中的应用

响应曲面法(Response Surface Methodology)是数学方法和统计方法相结合的产物,是用来对所感兴趣的问题进行建模和分析的一种方法。其利用合理的实验设计方法并通过实验得到一定数据,采用复合中心来拟合因素与响应值之间的预测模型,通过对模型的分析来寻求最优设计参数和流程的最佳操作设置,从而解决多变量的实验问题。该方法可应用在VDMOS功率器件设计中,可以使VDMOS设计人员更加直观地从多个复杂的设计参数匹配中寻找到最有价值的匹配,大大方便了VDMOS设计人员。同时,该方法也可以大大降低器件设计及生产过程中的时间和成本。