浅析煤矿机电事故成因及预防对策

本文以我国煤矿机电事故相关数据为依据,表明了防范机电事故的紧迫性,并结合作者工作单位机电事故案例及相关文献资料,分析归纳煤矿机电事故成因,做出预防对策。     

一种基于保角变换的环形栅晶体管用作ESD防护器件的建模方法

This paper proposes a novel technique for modeling the electrostatic discharge （ESD） characteristic of the enclosed-gate layout transistors （ELTs）. The model consists of an ELT, a parasitic bipolar transistor, and a substrate resistor. The ELF is decomposed into edge and comer transistors by solving the electrostatic field problem through the conformal mapping method, and these transistors are separately modeled by BSIM （Berkeley Short- channel IGFET Model）. Fast simulation speed and easy implementation is obtained as the model can be incorporated into standard SPICE simulation. The model parameters are extracted from the critical point of the snapback curve, and simulation results are presented and compared to experimental data for verification.     

一种占空比可调的高速电平转换电路

提出一种占空比可调的高速电平转换电路,能够将频率高达1.33 GHz的低电压域信号提升至高电压域输出。在传统电平转换电路的基础上,增加了占空比调节电路,使得电路工作在不同I/O域时,通过调整接入的PMOS管数量来间接调整控制管的宽长比,进而实现占空比可调。增加了快速响应电路,引入首尾相接的反相器组,通过正反馈功能,加速实现电平转换。基于Global Foundry 14 nm CMOS工艺进行电路设计,采用SPECTRE软件进行仿真。仿真结果表明,该电路能够实现从0.9 V核心电压到2.5 V I/O电压的稳定转换,传播延时为225 ps,占空比为49.63%。当高电压域电压变换为1.8 V后,通过占空比调节电路,使占空比仍可保持在50%左右。     

一种基于半监督AdaBoost模型树的FPGA性能表征方法

提出了一种基于半监督自适应增强(Ada Boost)模型树的建模方法,用于现场可编程门阵列(FPGA)的性能表征。该方法以半监督学习方式,构建了FPGA性能关于FPGA架构参数的解析模型,同时采用Ada Boost算法提高FPGA性能模型的预测精确度。使用VTR(Verilog To Routing)电路集,基于该方法构建的性能模型在预测FPGA上实现的应用电路面积时,平均相对误差(MRE)为4.42%;预测延时的MRE为1.63%;预测面积延时积时,MRE为5.06%。与全监督模型树算法以及现有的半监督模型树算法相比较,该方法构建的FPGA实现面积模型的预测精确度分别提高了39%,26%。实验结果显示,该方法在确保较少的时间开销前提下,构建了具有高预测精确度的FPGA性能模型,提供了一种高效的FPGA性能表征方法。     

基于数值模拟的多级离心泵叶轮固液两相磨损特性分析

为了研究多级离心泵叶轮在输送固液两相介质过程中的磨损特性,基于ANSYS-CFX软件,采用Particle离散相模型和标准κ-ε湍流模型,通过对两级离心泵在三组不同固相体积浓度和固体颗粒直径下的组合模型进行固液两相定常数值模拟计算,获得设计点工况下多级离心泵叶轮固相体积分数变化规律。结果表明,数值模拟结果与实际磨损部位相吻合,随着固相体积浓度和颗粒直径的增加,叶片压力面包角为105°的叶片尾部附近磨损最为剧烈,首级叶轮后盖板靠近叶片压力面处磨损加剧,靠近叶片吸力面处磨损逐渐减轻,次级叶轮后盖板靠近叶片吸力面和压力面处的磨损均逐渐加剧。     

稳定占空比高速SSTL_2 I/O缓冲器的实现

应对时钟上升沿和下降沿均采集数据的芯片间高速接口,提出了一种输出占空比在50%左右、偏差范围±5%的支持SSTL_2标准的I/O缓冲器.利用互补有源电流镜差动对,实现在不同温度和工艺角下输出信号稳定的占空比偏差范围的输入接收器.为了验证电路实际工作性能,测试芯片在SMIC 0.18 μm 1P6M混合信号工艺下流片.测试结果显示,333 MHz时,输出占空比为47%;200 MHz时,输出占空比为48%;与已报道的支持SSTL_2标准的接收器相比,工作在333 MHz时,输出占空比仍保持在45%到55%间,偏差范围减小约72%.     

正交试验优选牛蒡根中总黄酮的提取工艺

以总黄酮为考察指标,通过正交试验优选牛蒡根中总黄酮的提取工艺。结果表明:以乙醇浓度60%、提取温度60℃、提取时间4 h、料液比1∶20为最佳提取工艺。本实验采用的方法简单,快捷,可作为牛蒡根中总黄酮的提取方法之一。     

基于TSV工艺的三维FPGA热分析

为探索三维现场可编程门阵列(FPGA)芯片温度的影响因素,提出一种三维FPGA有限元仿真模型。首先,利用商业有限元软件构建基于硅通孔(TSV)、微凸块、倒装焊共晶焊球、无源硅中介层、焊球阵列(BGA)焊球和印制电路板(PCB)的模型。然后,利用该模型从定性和定量的角度对不同TSV数目及堆叠层数的三维FPGA芯片进行温度分析。实验发现,底层芯片到顶层芯片的平均温度呈递增趋势,且各层芯片的平均温度随TSV数目的减少和堆叠层数的增加而升高。实验结果与已发表文献中的结果一致,表明提出的仿真模型在分析芯片温度的影响参数方面的可行性。     

一种具有上电启动功能的差分环形压控振荡器

设计了一种具有上电启动功能的差分环形压控振荡器(VCO),该电路可作为时钟产生模块应用于SoC中的高速锁相环(PLL)。该VCO采用全差分延迟结构,可更好地抑制来自电源的共模噪声。增加了使控制电压变化可控的上电启动电路,便于控制PLL中环路开启次序,缩短PLL锁定时间,为延迟单元提供适当的初始偏置和起振条件。基于GF 28 nm标准CMOS工艺进行电路设计、仿真和版图设计。仿真结果表明,该VCO具有良好的起振可靠性和稳定性,输出频率调谐范围为0.65~3.9 GHz。在1 V电源电压、1.625 GHz中心频率时,相位噪声为-80.44 dBc/Hz@1 MHz,功耗为6.6 mW。应用该VCO的PLL的测试结果表明,锁定时间为1.6 μs,频率调谐范围和锁定时间均优于对比文献。     

FPGA器件设计技术发展综述

现场可编程门阵列(Field Programmable Gate Array,FPGA)作为一种可编程逻辑器件,在短短二十多年里从电子设计的外围器件逐渐演变为数字系统的核心,在计算机硬件、通信、航空航天和汽车电子等诸多领域有着广泛的应用。伴随着半导体工艺技术的进步,FPGA器件的设计技术取得了飞跃性突破。该文在回顾FPGA发展历史的同时,对目前主流FPGA器件的前沿技术进行总结,并对新一代FPGA的发展前景进行展望。