热量敏感的众核芯片多播并行测试方法

为了解决芯片测试过程中功耗密度大造成的局部过热(简称"热斑")问题,提出一种热量敏感的多播并行测试方法.对众核芯片采用多播并行测试时面临的"热斑"问题进行分析,提出一种无"热斑"的多播测试路径生成算法;在温度容限内对生成的多条单类同构芯核多播测试路径进行并行优化,形成无"热斑"的快速并行测试方案,同时缩短了测试时间.实验结果表明,采用文中方法能够有效地避免多播并行测试时的"热斑",并使测试时间缩短近45%.     

龙芯3号多核处理器的低功耗测试技术

龙芯3号是一款低功耗处理器芯片,要求测试时保持较低功耗.为了解决低功耗测试的问题,对龙芯3号测试功耗进行了细致分析,提出一套考虑测试时间和测试开销的低功耗测试方案,并对整套方案中的各种技术在功耗、面积、时延以及测试时间等方面进行了详细分析.针对龙芯3号测试功耗主要消耗在逻辑电路的翻转和测试时钟网络上的特点,采用IP级测试分割技术减少逻辑电路和时钟网络的翻转;采用门控时钟对局部扫描触发器进行控制减少单核扫描捕获期间的逻辑翻转,并采用了阻隔门技术、不关心位(X位)填充技术减少单核扫描移位的逻辑翻转.实验结果表明,龙芯3号4核处理器达到了预定小于15W的测试平均功耗需求,单个IP核最大平均功耗降低为6W左右,约是正常功能平均功耗的40%,有效地保证了芯片的测试质量.     

组合逻辑中瞬时错误传播的频域分析方法

提出一种新颖的频率分析方法来计算瞬时错误在组合逻辑电路中的传播．通过对输入信号进行傅里叶变换,分析组合逻辑电路的频率特性,并通过频域计算方法得到组合逻辑电路的输出．为了解决组合逻辑电路有时会工作在信号非线性区的问题,提出一种数学模型来精确描述瞬时错误在组合逻辑电路中传播过程．实验结果表明,该方法能保证在93％的平均精确度（和HSPICE相比）前提下,大幅提高评估速度．     

基于线性预测的移动终端LPDVFS策略

针对以Linux为内核的移动操作系统,提出一种细粒度的DVFS策略LPDVFS。该策略基于历史数据,使用线性预测的方法,指导电压频率调整方向和幅度。线性预测中的参数通过回归方法确定。实验结果表明,LPDVFS策略相比Linux内核默认使用的粗粒度调频策略,能降低系统13.55%的功耗,延长移动终端的续航时间。     

基于遗传算法的最大开启电流估计

集成电路设计进入深亚微米阶段后，静态功耗成为低功耗设计中的一个瓶颈．电源门控法可以同时有效地降低动态功耗和静态功耗，是一项具有广阔应用前景的技术．电源门控电路的最大电流是由最大开启电流和最大的正常运行电流决定，它是电路设计的一个十分重要的参数，如何对它进行快速准确的估计已经成为一个新的问题．另外，冒险功耗是电路整体功耗中非常重要的组成部分，该文通过研究发现，在电路开启阶段同样存在冒险，同时消耗了大量的能量．文章考虑了组合电路的冒险现象，提出了一种基于遗传算法的最大开启电流的估计方法，对ISCAS85电路的实验结果表明，电源门控电路的开启最大功耗可能比正常情况下的最大功耗还要大．该文的方法具有较小的复杂性，可以仅用随机模拟的2．77％的时间，获得12．90％的最大开启电流值增量。     

多核处理器硅后调试技术研究最新进展

针对多核处理器硅后调试技术进行综述和分析.首先,介绍了多核处理器硅后调试技术面临的困难,特别是非确定性错误带来的新挑战;然后,概括介绍了国内外多核处理器硅后调试研究的最新进展,并分析了已有方法存在的问题;最后,对多核处理器硅后调试研究热点和趋势进行了分析,并指出该领域未来可能的研究方向.     

通过器件共享实现的双向无阻塞光互连片上网络

在片上网络NoC( Network-on-Chip)中,通过光通信取代传统的电信号传精来获得低延时、低功耗成为一种新兴的研究方向—光五连片上网络ONoC(Optical Network-on-Chip)本文提出一种全新的双向传输的波长路由片上网络,这种新的结构对调制好的光信号的波长进行判断来实现在网络节点之间的路由,同时还能够通过器件和传输通道的共享实现数据的双向传输.和传统的电信号传输网络相比,本文提出的双向传输结构减少了50％的硬件开销和70％的芯片面积开销,提高了器件利用率,降低了网络传输延时,极大地提高了网络传精性能,对于光互连片上网络具有重要意义.     

TSV Minimization for Circuit - Partitioned 3D SoC Test Wrapper Design

Semiconductor technology continues advancing,while global on-chip interconnects do not scale with the same pace as transistors,which has become the major bottleneck for performance and integration of future giga-scale ICs.Threedimensional(3D) integration has been proposed to sustain Moore’s law by incorporating through-silicon vias(TSVs) to integrate different circuit modules in the vertical direction,which is believed to be one of the most promising techniques to tackle the interconnect scaling problem.Due to its unique characteristics,there are many research opportunities,and in this paper we focus on the test wrapper optimization for the individual circuit-partitioned embedded cores within 3D System-onChips(SoCs).Firstly,we use existing 2D SoCs algorithms to minimize test time for individual embedded cores.In addition,vertical interconnects,i.e.,TSVs that are used to construct the test wrapper should be taken into consideration as well.This is because TSVs typically employ bonding pads to tackle the misalignment problem,and they will occupy significant planar chip area,which may result in routing congestion.In this paper,we propose a series of heuristic algorithms to reduce the number of TSVs used in test wrapper chain construction without affecting test time negatively.It is composed of two steps,i.e.,scan chain allocation and functional input/output insertion,both of which can reduce TSV count significantly.Through extensive experimental evaluations,it is shown that the test wrapper chain structure designed by our method can reduce the number of test TSVs dramatically,i.e.,as much as 60.5% reductions in comparison with the random method and 26% in comparison with the intuitive method.     

时序敏感的3D IC绑定优化方法

工艺波动下3D IC的成品率受绑定策略的影响较大.为了减少不当绑定造成的成品率损失,提出一种基于关键通路时延的3D IC绑定优化方法.通过绑定前时延测量得到待绑定芯片各层的时序特性,利用不同层上的通路进行时延互补,使用"好"的芯片挽救"坏"的芯片;把最大成品率问题抽象成二分图的最大匹配问题,提出了分级和啮合两种绑定优化算法,采用增广路经算法进行求解.实验结果表明,相对于不考虑工艺波动的随机绑定方法,采用文中方法有效地提高了3D IC的成品率.     

动态更新参考切片的IP核测试数据压缩方法

为减少测试数据存储容量,提出一种动态更新参考切片的IP核测试数据压缩方法.使用3个扫描切片作为参考切片,若扫描切片与参考切片相容时,仅需2位或4位就可编码这个扫描切片,否则这个扫描切片将替换一个参考切片;当扫描切片与多个参考切片相容时,提出了有选择的相容合并策略,以进一步提高压缩率.实验结果表明,与同类方法相比,文中方法具有更高的测试压缩率.