基于CAD工具的集成电路RTL质量快速评估方法

随着数字集成电路的飞速发展，设计的规模急剧增大，电路的结构也越来越复杂。使用传统的前端与后端分离的流程已经难以满足产品问市的时间要求。研究一种新的设计流程RTL-QA及其实现的工具平台，前端设计者就能在RTL设计时，从五个方面即代码净化、代码覆盖率、性能、可测性分析、功耗分析，逐一运行自动检查脚本，根据运行结果报告尽早发现代码缺陷，更方便的预测代码的质量和整个设计的性能．该方法在我们成功流片的信息安全SoC芯片中的实际运用说明了该方法的有效性。     

一种低功耗SoC设计中的时钟隔离技术

在一些复杂的SoC中,往往要使用嵌入式存储器,而双边访问的嵌入式存储器(DARAM)常用于许多低功耗的场合。这样,用时钟的双边沿来控制存储器的读写数据是不可避免的。这种时钟用作数据(clock as data)的情况通常会在SoC设计的逻辑物理综合阶段产生很多时序收敛的棘手问题,时钟隔离电路恰好能解决这个问题。实践证明,这种改进的时钟电路结构大大减少了设计的时序收敛时间和设计流程的复杂度。