非易失性存储器数据掉电保护的硬件解决方案

对安全芯片非易失性存储器(NVM)的数据掉电保护原理进行分析。考虑到软件的处理速度不能满足安全芯片对数据存储的性能要求等因素,提出一种以硬件方式实现的NVM数据掉电保护的解决方案。该方案采用乒乓结构,将两块同样大小的Flash空间轮流作为目标区和备份区,每次更新完成后需要对备份标志及备份次数进行更新。如果更新过程中芯片发生掉电,再次上电后通过比较两块区域的备份标志以及备份次数,就可以判断出哪块区域的数据是有效的。该方案不但能保证安全芯片非易失性存储器(NVM)的数据掉电不丢,而且能提高NVM数据更新的性能。     

用于金融双界面芯片的高精度低功耗稳压电路

金融双界面应用中,LDO(Low-dropout Regulator,低压差线性稳压器)为片内数字电路及主要模拟电路提供电源,高精度LDO可以保证数字电路及主要模拟电路工作状态及功耗稳定.为了提高金融双界面应用中LDO输出电压的精度,提出了一种LDO参考电压上电切换电路.在高压电源下设计一个不精准的BG(Bandgap带隙基准)仅用于启动过程,设计一个高精度BG在LDO的输出电压下工作.上电时,LDO首先使用高压电源域下BG的参考电压,保证整个启动过程顺利完成,同时关断POWER管,使低压工作下的电路不受上电过冲的影响,当LDO及高精度BG完成启动过程之后,将LDO的参考电压切换至高精度BG.测试结果显示,LDO输出电压的随机失调有效减小,由传统结构的±7％左右下降到±3.69％,并且能够减小芯片面积.     

一种基于FVF结构的快瞬态响应LDO设计

提出了一种快瞬态响应、宽输入电压范围、无片外电容的低压差线性稳压器(LDO),应用于给主控(MCU)芯片中的Flash供电。该稳压器基于超级源跟随器结构,由快慢两个通路构成。采用电容耦合方式感知负载变化,进一步增强瞬态响应。电路采用UMC 55 nm工艺设计实现,使用Spectre软件进行了仿真验证。仿真结果表明,当负载电流以10 ps的跳变边沿在0~10 mA范围变化时,输出电压的最大上冲值和下冲值分别为109 mV、153 mV。在输入电压2~3.6 V范围内,线性调整率和负载调整率分别为2.6 mV·V-1和0.5 mV·mA-1。     

一种用于继电保护的电源钳位静电放电电路

与消费类电子产品相比,用于继电保护的集成电路(IC)面临着更为严苛的静电放电(ESD)环境,需要高可靠性的电源钳位ESD电路,但这会给芯片带来较大的泄漏功耗.针对继电保护电路的ESD需求,提出了一种低漏电型电源钳位ESD电路,减小了ESD触发模块的电容,有效防止了继电保护下快速上电和高频噪声带来的误触发.利用电流镜结构获得大的等效ESD触发模块电容,保证了泄放晶体管的导通时间.利用钳位二极管技术,减小钳位电路触发模块的泄漏电流.基于标准65 nm CMOS工艺对电源钳位ESD电路进行了流片验证,测试结果表明,人体模型(HBM) ESD防护能力可达4 kV,泄漏电流为25.45 nA.     

DFN封装翘曲和应力分析与优化

回流焊过程中,双边扁平无引脚(DFN)封装会因为巨大的温度变化产生翘曲和应力,影响超高频射频识别(RFID)芯片的性能和可靠性.选取DFN3封装为例从理论方面分析结构和材料参数对封装翘曲和应力的影响,发现减小环氧塑封料(EMC)热膨胀系数(CTE)、增大其杨氏模量均能减小封装翘曲;通过有限元仿真分析得出的结论与理论分析相一致.为了减小封装翘曲和应力,选定具有更小CTE的9240HF10AK-B3(Type R)作为新型EMC.通过有限元仿真结果对比发现,在25℃时,采用新型EMC的封装翘曲增大了 16.8％,应力减小了 4.1％;260℃时,其封装翘曲减小了 45.7％,应力减小了 9.2％.同时,新型EMC的RFID芯片标签回波损耗较之前优化了 6.59％.     

SRAM版图布局方向对产品失效率的影响

静态随机存储器(SRAM)是集成电路中重要的存储结构单元。由于其制备工艺复杂、关键尺寸较小、对设计规则的要求最为严格,因此SRAM的质量是影响芯片良率的关键因素。针对一款微控制单元(MCU)芯片的SRAM失效问题,进行逻辑地址分析确认失效位点,通过离子聚焦束(FIB)切片及扫描电子显微镜(SEM)分析造成失效的异常物理结构,结合平台同类产品的设计布局对比及生产过程中光刻工艺制程的特点,确认失效的具体原因。对可能造成失效的工艺步骤或参数设计实验验证方案,根据验证结果制定相应的改善措施,通过良率测试及SEM照片确认改善结果,优化工艺窗口。当SRAM中多晶硅线布局方向与测试单元中一致时,工艺窗口最大,良率稳定;因此在芯片设计规则中明确SRAM结构布局方向,对于保证产品的良率具有重要意义。     

一种使用Capless LDO结构的片上电容的预估方法

针对集成电路SOC芯片对PIN脚资源的限制以及用于敏感信息防护的安全芯片的应用领域,需要使用片上LDO和片上滤波电容的方案来为内核供电。由于LDO的低带宽导致带来相应速度问题,需要用片上滤波电容来提供数字电路瞬态翻转的能量,要使用纳法级的滤波电容占用极大的芯片面积,使得布局和LDO都在项目后期完成设计,导致芯片布局的迭代次数增加。深刻理解数字电路的工作原理和设计流程,提出了一种全新的设计流程和电容估算方法,在项目前期就完成片上电容的精确预估,从而可以早期进行LDO和芯片布局设计,减少了迭代周期,节省了芯片研发时间,并且通过仿真和测试,验证了提出了估算方法具有较好的预估精度。     

应用于智能电表的低功耗MCU的设计与验证

设计了一种应用于智能电网系统智能电表的低功耗MCU芯片。采用多种低功耗设计和验证技术,在保证电表功能正常运行情况下可进行工作模式的切换,降低芯片整体的工作功耗,从而使电表用电量降低,提高电能有效利用率和电表寿命。