P型掺杂区工艺对Si基Pinned型光电二极管量子效率的影响

为了更全面、系统地分析Si基Pinned型光电二极管(PPD,pinned photodiode)量子效率的工艺敏感特性,基于考虑表面(SRH,shockley-read -hall)复合率模型的时域有限差分数值模拟方法,对不同P⁺型表面层和P型外延(EPI,e pi taxial)层工艺条件下PPD可见光谱量子效率的变化特征及物理机制进行了研究。结果表明 ,P⁺型表面层离子束注入剂量和注入能量的增加分别引起非平衡载流子SRH复合率升高和 PPD势垒区顶部下移,均可导致低于500nm波段量子效率的衰减,而 后者进一步引起的势垒区纵向宽度缩 减使该影响可持续至650nm波段;P型EPI掺杂浓度增加引起PPD势垒 区底部上移,导致500～750nm 波段量子效率的衰减;P型EPI厚度增加引起衬底强SRH复合区光电荷比重降低,导致高于700 nm波段量 子效率得到提升并趋向饱和。通过分析发现,Si基材料中光子吸收深度对波长的强依赖关系 是导致两种P型 掺杂区工艺条件对量子效率存在波段差异性影响的根本原因。     

一种新式SEU加固PD SOI SRAM单元

本文提出了一种新式SEU加固的10管PD SOI静态存储单元。通过将互锁反相器中的上拉和下拉管分割成两个串联的晶体管,该单元可有效抑制PD SOI晶体管中的寄生BJT和源漏穿通电荷收集效应,这两种电荷收集效应是引起PD SOISRAM翻转的主要原因。通过混合仿真发现,与穿通的浮体6T单元相比,该单元可完全解决粒子入射单个晶体管引起的单粒子翻转。通过分析该新式单元的翻转机制,认为其SEU性能近似与6T SOI SRAM的单粒子多位翻转性能相等。根据参考文献的测试数据,粗略估计该新式单元的SEU性能比普通45nm 6T SOI SRAM单元提升了17倍。由于新增加了四个晶体管,该单元在面积上增加了43.4%的开销,性能方面有所降低。     

CMOS图像传感器钳位光敏二极管夹断电压模型研究

A novel analytical model of pinch-off voltage for CMOS image pixels with a pinned photodiode structure is proposed. The derived model takes account of the gradient doping distributions in the N buried layer due to the impurity compensation formed by manufacturing processes; the impurity distribution characteristics of two boundary PN junctions located in the region for particular spectrum response of a pinned photodiode are quantitative analyzed. By solving Poisson＇s equation in vertical barrier regions, the relationships between the pinch-off voltage and the corresponding process parameters such as peak doping concentration, N type width and doping concentration gradient of the N buried layer are established. Test results have shown that the derived model features the variations of the pinch-off voltage versus the process implant conditions more accurately than the traditional model. The research conclusions in this paper provide theoretical evidence for evaluating the pinch-off voltage design.     

一种用刷新技术实现SRAM抗SEU错误累积的方法

为了防止空间应用SRAM出现SEU错误累积,提出了一种优化的读→校验→回写刷新机制.该机制实时监测处理器状态,当处理器对外部主存进行读操作时,由存储器控制器自主地(即不需处理器干预)对读操作的存储单元进行刷新操作;当处理器进行访问外部主存以外的其他操作时,由存储器控制器自主的对所有的存储单元进行遍历式刷新操作,该机制可以避免长时间未被读的存储单元发生SEU错误的累积,保证SRAM单元中发生错误的比特位数小于校验码的纠检错能力.最后,通过向SRAM随机注错的方法对本机制的存储器控制器进行验证,结果表明存储器控制器满足设计要求.     

用于CMOS图像传感器的高速高精度斜坡ADC设计技术研究

针对CMOS图像传感器中传统的列级单斜式ADC在速度方面的不足和两步式ADC在斜坡间切换过程中的非线性问题,论文提出了一种基于时间共享与单区间的高速高精度列并行两步式斜坡ADC架构.采用像素电荷转移阶段的电位识别,实现了不消耗时间的粗量化;采用单区间高精度量化,解决了多斜坡之间的无缝衔接问题.所提出的方法在一款基于55 nm 1P4M工艺的2048×2048规模的CMOS图像传感器芯片中进行了有效性验证,结果表明,在12位分辨率下,该方法相较于传统的两步式结构,行时间可以压缩到500 ns,DNL和INL都可以控制到0.12LSB以内,单列功耗仅为16.5μW.     

功率MESFET大信号非线性等效电路的谐波平衡分析

利用谐波平衡（HB）分析方法，对微波大功率MESFET管芯进行了输入，输出匹配电路设计。首先讨论了对非线性MESFET等效电路网络进行非线性与线性网络的划分方法，然后，利用所建立的GaAs MESFET非线性等效电路模型，描述了电路匹配设计的方法，步骤及计算,并且将计算结果与测量结果进行比较，结果表明，方法是成功的，具有非常重要的工程意义，为微波功率GaAs MESFET的实用化奠定了技术基础。     

保护环对130nm体硅PMOS抗单粒子瞬态特性的影响

基于TCAD（TechnologyComputerAidedDesign）仿真软件,通过对带有不同宽度保护环的130nto体硅PMOS器件进行单粒子辐照仿真,研究了保护环结构对深亚微米器件因单粒子辐照所产生的寄生双极效应．仿真结果表明,保护环结构能够大幅缩短器件SET（SingleEventTransient）电流的脉冲宽度,有效抑制寄生双极电荷收集,这种抑制作用随着保护环宽度增加而增强,最终趋于稳定．通过对加固器件的面积和抗辐射性能的折衷考虑,改进了保护环结构,并以宽度为0．38μm的保护环为例,证明了改进后的结构能够在保证器件抗单粒子性能及电学特性,同时节省29．4％的面积．     

一种片内硬件调试支持单元设计

该模块通过AHB总线接口监听总线通信内容并将其实时记录于缓冲器中,用户可以通过该缓冲域观察系统运转;它支持在断点/观察点以及处理器陷阱等条件下通过挂起处理器进行系统诊断,同时其内部多级地址译码机制可以对所有片上控制存储单元进行定位,方便用户进行调试。通过专用的调试通信链路,用户可以方便地对嵌入式系统进行远程调试。     

提高频率与纹波特性的自适应导通时间控制器

针对伪固定频率自适应导通时间控制器频率特性差与输出纹波大的问题,提出了一种新颖的内部补偿改进方案。一方面通过在内部导通时钟电路中加入校正补偿方案,提高了系统开关频率的稳定性;另一方面在每次高端功率管导通时,在基准上开始叠加与开关周期呈正比的斜坡补偿信号,并在同步续流管关断时,使叠加信号复位,降低了输出反馈端对纹波的要求。该设计方案已在一款基于0.5μm BCD工艺的单片DC-DC控制器芯片中得到验证,测试结果显示,系统工作频率稳定在400kHz,随输入输出电压变化小于5%。负载电流从0～6A的突变中,输出电压的上升与下降沿的跳变小于70mV,且稳定后的纹波小于20mV。     

一种新型开关电容共模反馈电路

本文设计了一种应用于CMOS全差分折叠共源共栅结构运放中的开关电容共模反馈(SC-CMFB)电路。同传统结构的SC-CMFB电路相比,该结构能够使输出共模电平具有零延迟建立的特性,同时,共模反馈电路所需的电容减少了一半,控制时序也相对简单。基于HspiceD对电路进行了仿真验证,结果表明,该结构的共模电平建立时间相对于传统结构缩短了至少六个周期。