基于存储资源迭代重用的低成本寄存器重命名方法

针对超标量深流水线中物理寄存器资源冲突造成的流水线阻塞问题,提出了一种多指令共享同一物理寄存器资源的非阻塞指令发射方法。该方法可在物理寄存器资源冲突下继续分配物理寄存器,利用发射缓冲队列临时缓冲冲突的指令,增加发射流水级实际可分配的物理寄存器数量,释放发射窗口,提高物理寄存器使用的并行性。实验结果表明:相对于传统重命名方法,该方法可减少27.3%的物理寄存器资源实现传统方法相同的性能。     

跟小叮当一起识术语——第1站：CPU

小叮当:最近“扣肉”不是很热门吗?为此我也研读了几篇CPU架构方面的文章,但对于文中提到的“乱序执行”、“扩展指令集”等概念,我有些似懂非懂,总之不是很明白。小天才,今天我此行的目的,就是想让你给我讲解一下。小天才:由于篇幅的关系,很多硬件技术文章不能对专业术语进行详细解释,这也造成很多初学者无法真正看懂这部分文章。从今天开始,我就带领你去认识PC配件的各种专业术语。好了,第1站我们就从CPU讲起。     

32位RISC微处理器"龙腾R2"浮点流水线的设计和实现

文章介绍了32位RISC微处理器“龙腾R2”浮点处理单元的体系结构和设计，重点讨论了乱序执行、乱序、结束的高性能浮点流水线设计。为了实现流水线中的精确中断响应，本文采用了一种基于操作数指数和操作类型的浮点异常预测的方法．根据预测结果决定流水线的发射策略。基于0．18μm标准单元综合的结果表明：采用该方法实现的浮点处理流水线．与顺序控制和基于Tomasub算法实现的浮点处理单元相比，整个FPU在付出较少硬件面积的情况下得到了理想的效果．满足功能和时序要求。     

一种基于数据相关性的乱序处理器验证方法

乱序执行是现代微处理器设计中普遍采用的提高流水线性能的方法,但乱序执行并乱序退出的全乱序结构在超标量处理器中应用并不普遍,这种全乱序的结构对基于参考模型的处理器正确性验证提出了巨大的挑战。主要介绍了从处理器的程序行为是否正确的最终标准——程序员可见的结构变量按程序行为进行顺序变化的角度对全乱序结构的处理器验证提出了一种全新的解决方法。     

ARM新锐 Cortex-A7核心架构解析

ARM已经成功的占据了移动计算市场的绝大部分份额,从高端到低端,随处可见的ARM处理器成为我们生活中重要的一部分。ARM架构从进入智能手机市场后,先后有Cortex-A8、Cortex-A9和Cortex-A15三个著名的架构出现。不过最近ARM又发布了全新的Cortex-A7架构。从数字上来看,这个新的架构要低于之前的A8,那么,它是做什么用的呢?     

博通公司推出多核通信处理器简化NFV和SDN部署

正博通(Broadcom)公司日前宣布推出XLP500系列,以扩展XLP誖II多核通信处理器产品线。凭借32 NXCPUs和80 Gbps的性能表现,XLP500系列的单核性能是其他同类竞争产品的4倍。XLP500系列提供了用以简化网络功能虚拟化(NFV)和软件定义网络(SDN)部署所需的优越处理性能与灵活性。其卓越性能依靠创新的四指令执行、四线程超标量体系架构和乱序执行功能得以实     

一种精确的分支预测微处理器模型

在当今深流水宽发射的微处理器中，为实现高性能，精确的分支预测是不可缺少的关键技术．分支预测失效将浪费大量的时钟周期，无法发挥乱序执行的效能．宽发射微处理器的有效性能同时还依赖指令窗口的大小和指令预取宽度．提出了一种新的更精确的支持分支预测和分支误预测周期损失的微处理器模型．根据指令的执行带宽为指令窗口中可用指令数的平方根统计规律，给出了一个更为精确的描述微处理器取指带宽、分支预测精度、分支误预测周期损失、指令窗口大小和IPC之间关系的算法，并讨论了这些参数的综合权衡以及这些参数对程序IPC的影响．由此可以确定依赖多个微处理器参数的取指带宽阈值和微处理器中几个关键参数的选取．     

高效低能耗 未来处理器发展方向

近两年来,主流的x86处理器频率最高徘徊在3Hz上下,没有突破4Hz大关,相反的,处理器核心从双核到四核,制程从65nm到最新的45nm,并且功耗越来越低,效率越来越高,处理器的频率发展遇到很大的瓶颈,处理器两大巨头Intel和AMD也转变了竞争方向,从单纯的频率之争,到注重实际效能,并且往多核发展,近来的GPU和CPU之争也引发了人们对未来处理器发展趋势的思考。处理器未来将如何发展?频率是否还有提升的空间?未来处理器的架构会如何演变?     

多核处理器预取策略的研究

多核处理器的内存和Cache共享策略使内存访问延迟成为影响多核处理器性能的瓶颈,预取技术能够隐藏访问延迟,对提高多核处理器的性能有重要意义.分析并比较了一系列典型的预取策略,讨论了它们的优缺点,对几种新颖的基于硬件的多核预取技术提出了改进方案,讨论了在多核处理器体系结构下,预取策略面临的挑战和必须考虑的设计问题,为多核预取提供了创新的思路.     

超标量处理器中重排序缓冲器的研究

介绍了重排序缓冲器实现思想与硬件结构,并提出了增加结果锁存器和将重排序缓冲器由集中式改为分布式的设计,,来降低重排序缓冲器设计复杂度的方案.