| 基于流水线重构技术的16×16位乘加器的设计 |
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| 引用本文： | 赵倩,汤乃云,韩桂泽.基于流水线重构技术的16×16位乘加器的设计[J].微计算机信息,2006,22(35):302-304. |
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| 作者姓名： | 赵倩 汤乃云 韩桂泽 |
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| 作者单位： | 1. 200090,上海市上海电力学院电子科学与技术系
2. 200072,上海市上海大学微电子研究与开发中心 |
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| 基金项目： | 上海市重点学科建设项目 |
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| 摘 要： | 比较了几种16×16位乘加器的实现方法,给出了一种嵌入于微处理器的基于流水线重构技术的16×16位乘加器的设计方案,该设计可完成16bit整数或序数的乘法或乘加运算,并提高了运算的速度,减少了面积.利用Cadence EDA工具对电路进行了仿真,仿真结果验证了设计的准确性.
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| 关 键 词： | 乘加器 乘法器 流水线 |
| 文章编号： | 1008-0570(2006)12-2-0302-03 |
| 修稿时间： | 2006年9月25日 |
A pipelined 16×16-bit Multiplier Accumulator design |
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| ZHAO QIAN,TAN NAIYUN,HAN GUIZE.A pipelined 16×16-bit Multiplier Accumulator design[J].Control & Automation,2006,22(35):302-304. |
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| Authors: | ZHAO QIAN TAN NAIYUN HAN GUIZE |
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