| 一种用于FPGA的快速锁定全数字延时锁定环的设计实现 |
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| 引用本文： | 陈柱佳,杨海钢,刘飞,王瑜.一种用于FPGA的快速锁定全数字延时锁定环的设计实现[J].半导体学报,2011,32(10):105010-8. |
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| 作者姓名： | 陈柱佳 杨海钢 刘飞 王瑜 |
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| 作者单位： | 中国科学院电子学研究所,中国科学院电子学研究所,中国科学院电子学研究所,中国科学院电子学研究所 |
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| 基金项目： | Project supported by the Major National Scientific Research Plan of China (No. 2011CB933202) and the National High Technology Research and Development Program of China (No. 2008AA010701). |
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| 摘 要： | 本文提出了一种用于FPGA中DDR SDRAM控制器的接口快速锁定的全数字延时锁定环。该电路对数据选择脉冲(DQS)实现90度的相位偏移。为了实现延时锁定环的快速锁定,同时解决了错误锁定的问题,本文提出了一种新颖的数字时间转换器的结构。在延时环路中设计了占空比纠正电路,实现50％的占空比输出。该延时锁定环电路采用0.13μm标准CMOS工艺设计制作。测试结果表明,工作频率范围为75MHz～350MHz,数字控制延时链(DCDL)的调节精度为15ps,并且电路的闭环特性能跟踪电压、温度等环境的变化。
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| 关 键 词： | 延迟锁相环 锁定时间 FPGA 全数字 现场可编程门阵列 SDRAM控制器 时间数字转换器 相位 |
| 收稿时间： | 4/6/2011 2:42:45 PM |
A fast-locking all-digital delay-locked loop for phase/delay generation in an FPGA |
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| Chen Zhuji,Yang Haigang,Liu Fei and Wang Yu.A fast-locking all-digital delay-locked loop for phase/delay generation in an FPGA[J].Chinese Journal of Semiconductors,2011,32(10):105010-8. |
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| Authors: | Chen Zhuji Yang Haigang Liu Fei and Wang Yu |
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| Affiliation: | Institute of Electronics, Chinese Academy of Sciences, Beijing 100190, China; Graduate University of the Chinese Academy of Sciences, Beijing 100049, China;Institute of Electronics, Chinese Academy of Sciences, Beijing 100190, China;Institute of Electronics, Chinese Academy of Sciences, Beijing 100190, China;Institute of Electronics, Chinese Academy of Sciences, Beijing 100190, China; Graduate University of the Chinese Academy of Sciences, Beijing 100049, China |
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| Abstract: | |
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| Keywords: | all digital DLL DDR SDRAM controller time-to-digital converter duty cycle corrector DCDL FPGA |
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