| 基于FPGA快速AES算法IP核的设计与实现 |
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| 引用本文： | 李雪梅,欧海文,路而红,童新海.基于FPGA快速AES算法IP核的设计与实现[J].计算机工程与应用,2006,42(24):84-86. |
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| 作者姓名： | 李雪梅 欧海文 路而红 童新海 |
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| 作者单位： | 北京电子科技学院,北京,100070 |
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| 基金项目： | 中国科学院资助项目;学院校科研和教改项目 |
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| 摘 要： | 用硬件实现数据加密过程比软件实现更具有优势,已成为信息安全的主流方向。数据传输速度则是加密系统的一个重要指标。文章基于FPGA采用流水线技术和优化设计,提出了一种更高效的AES算法IP核的设计方法。在使用较低时钟频率的情况下,获得了更大的数据吞吐量和更快的传输速度。
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| 关 键 词： | 数据加密 AES FPGA 流水线 |
| 文章编号： | 1002-8331-（2006）24-0084-03 |
| 收稿时间： | 2006-03 |
| 修稿时间： | 2006-03 |
The Implementation of AES Algorithm IP Core in FPGA |
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| Li Xuemei,Ou Haiwen,Lu Erhong,Tong Xinhai.The Implementation of AES Algorithm IP Core in FPGA[J].Computer Engineering and Applications,2006,42(24):84-86. |
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| Authors: | Li Xuemei Ou Haiwen Lu Erhong Tong Xinhai |
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| Affiliation: | Beijing Electronic Science and Technology Institute,Beijing 100070 |
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| Abstract: | Hardware Implementation of data encryption has become the mainstream in information security field,because it has many advantages when compared with software implementation.Transmission speed is an important parameter of the encryption system.This paper presents an efficient design of AES algorithm's IP core in FPGA using pipelining technique and optimized methods.This implementation results in greater throughputs and less resource requirements. |
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| Keywords: | AES FPGA |
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