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在优化结构的基础上,实现了一种回溯长度为64的(2,1,7)高速Viterbi译码器.该译码器采用改进的加比选单元(ACS),降低了硬件复杂度,提高了时钟运行频率.改进的回溯单元采用了分块循环存储器,对数据读取结构进行改进,提高了译码器的数据吞吐率.基于SMIC0.18μmCMOS工艺,该译码器最高工作时钟频率可达180MHz,等效逻辑门约为28683门.经过验证比较,结果表明实现的高速Viterbi译码器在各个指标上如实现面积、回溯长度和约束长度比现有的各种方案有较大幅度的提高,因此该译码器在数字通信领域具有良好的应用前景如DTV和HDTV. 相似文献
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提出了一种基于改进T-算法和回溯法的高速低功耗维特比(Viterbi)译码器。该译码器采用了并行和流水结构以提高速度,减少了加-比-选模块中不必要的操作,并在回溯过程中采用了幸存路径复用的方法,为利用时钟关断技术降低系统功耗提供了可能。利用0.25μmCMOS工艺,成功地设计并实现了(2,1,7)Viterbi译码器,其电路规模约为5万等效门,芯片内核面积为2.18mm^2,译码速度可达100MHz,而译码延迟仅为32个时钟周期,可用于高速数字通信系统如DTV或HDTV等场合中。 相似文献
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针对无线通信中低功耗维特比译码器设计结构复杂的问题,提出一种四级流水串并结合的(2,1,9)低功耗维特比译码器。该译码器采用改进的加-比-选(ACS)单元,以降低硬件复杂度,在提高时钟运行速率的基础上减少运行功耗。幸存路径存储单元采用改进的路径相消方法,减少译码器的输出延迟,提高译码效率。性能分析结果表明,基于TSMC 0.18μm CMOS逻辑工艺,在1.62V,125℃操作环境下,该译码器数据最大速度为50MHz,自动布局布线后的译码器芯片面积约为0.212mm2,功耗约为23.9mW。 相似文献
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应用于无线局域网的高速维特比译码器电路 总被引:1,自引:0,他引:1
介绍了一种应用于无线局域网的Viterbi译码器,在802.11aWLAN系统的多传输速率下工作,且可以在不同的编码率下工作.在电路的设计中采用了全并行加比选单元和幸存路径存储单元,应用了一种路径长度归一的方法,在不影响性能的前提下,使实现简单并且大大减低了运算量,并达到了高速、实现简单的标准. 相似文献
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提出了一种维特比译码器移位输出模块的结构化实现方案,并按CCITTV.32bis协议通过VHDL语言用组合电路合理地实现,得到更快的速度和较小的电路规模。 相似文献
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该文设计了一种采用(2,1,2)卷积码的VB编码/解码器,并在Xilinx公司SpartanⅡ-XC2S200 FPGA芯片上实现。所设计的VB编码/解码器具有前向纠错能力强、编解码速度快、占用系统资源少等特点。综合后仿真结果显示,该VB编码/解码器的性能较理想,达到了预期的设计目标。 相似文献
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一种卷积码维特比译码算法的软件实现 总被引:3,自引:0,他引:3
提出了数字通信系统中一种卷积码译码的软件实现方案,该方案应用软件技术实现了卷积码维特比译码器功能,在程序实现中充分利用了卷积码的特性,运用蝶形运算,周期性的回溯以得到译码输出。在程序设计上采用了一些宏定义等处理方法,可以提升运算速度,是一种软件方法的前向纠错编码技术。 相似文献
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基于改进的最小和(Min-Sum)译码算法,提出一种高速半并行准循环低密度奇偶校验(QC-LDPC)码译码器结构.设计了对数桶型移位器来传递数据,以降低译码器内部连线的复杂度;引入微指令控制技术,使译码器的硬件结构独立于具体的码率和码的规则性,可以在不改变硬件的情况下支持任意码率;采用动态功耗管理技术,译码器可以随信道好坏自动控制功耗.基于该结构实现了一个适合中国数字电视地面传输标准(GB20600-2006)系统的LDPC码译码器,在SMIC0.18μm标准CMOS工艺下综合,总面积仅为62万等效门,频率最高可达100MHz. 相似文献
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