基于0.18μm SiGe BiCMOS工艺的60GHz VCO分析与设计

采用0.18 μm SiGe BiCMOS工艺,设计了一个60GHz的交叉耦合差分压控振荡器(VCO).通过分析传输线的性能,用λ/ 4短路传输线构造谐振回路.在分析VCO相位噪声的基础上,采用噪声滤波技术提高VCO的相位噪声性能.该VCO的工作电压为2.2V,偏置电流为11mA,频率调谐范围为58.377GHz～60.365GHz.当振荡频率为60.365GHz时,1MHz和10MHz频偏处的相位噪声分别为-79.1dBc/ Hz和-99.77dBc/ Hz.     

0.35 μm SiGe BiCMOS工艺Colpitts振荡器分析与设计

应用标准0.35μm SiGe BiCMOS工艺设计Colpitts压控振荡器。采用开环S参数计算电路指标,计算结果与测量结果符合较好。测量结果表明,在3.3V电源电压下,压控振荡器的频率范围覆盖340~400MHz,10kHz频偏处相位噪声为-91dBc/Hz,输出功率-3dBm。芯片面积550μm×300μm。     

一种高速开关电容动态锁存比较器分析与设计

设计了一种基于CMOS工艺的开关电容动态锁存比较器。该比较器包含一个共模不敏感全差分开关电容采样级和一级动态锁存比较器。开关电容采样级验证了比较器的输入共模范围,动态锁存器采用两个正反馈锁存器和额外的反馈环路提高了锁存的速度。基于0.18μm 1.8V CMOS工艺进行了版图设计和后仿真,结果表明该比较器可以应用于200 MSPS高精度流水线模数转换器。     

0.35m SiGe BiCMOS工艺Colpitts振荡器

应用标准0.35μm SiGeBiCMOS工艺设计一个Colpitts压控振荡器并流片。采用线性时变模型(LTV)分析振荡器的相位噪声。在3.3V电源电压下,压控振荡器的频率范围覆盖340～400MHz,10kHz频偏处相位噪声为-91dBc/Hz,输出功率-3dBm。相位噪声的测试结果与理论计算结果符合较好。芯片面积550μm×300μm。     

高速CMOS预放大-锁存比较器设计

基于预放大-锁存理论，提出了一种带1级预放大器的高速CMOS锁存比较器电路拓扑结构；阐述了其传输延迟时间、回馈噪声和输入失调电压的改进方法。采用典型的0．35μm／3．3V硅CMOS工艺模型，通过Cadence进行模拟验证，得到其传输延迟时间380ps，失调电压6．8mV，回馈噪声对输入信号产生的毛刺峰峰值500μV，功耗612μw。该电路的失调电压和回馈噪声与带两级(或两级以上)CMOS预放大锁存比较器的指标相近，且明显优于锁存比较器。其功耗和传输延迟时间介于两种比较器之间．该电路可用于高速A／D转换器模块与IP核设计。     

一种0.18μm全集成锗硅BiCMOS功率放大器设计

本文提出了一种用于多模前端集成电路的全集成功率放大器,该功率放大器采用0.18μm锗硅BiCMOS工艺设计,所有匹配网络及元件全部片上集成。利用负载牵引测试技术,得到了最佳功率放大级器件尺寸,并对版图进行了优化,最终的测试结果显示：该功率放大器在2.4GHz处最大输出功率达到24dBm,在5dBm功率输入时,得到输出1dB功率压缩点,为21dBm,此时功率附加效率为18%。该功率放大器全部片上测试,没有任何邦定线及片上匹配,可用于多模片上系统的功率模组集成。     

适用于D类音频功放的PWM高速比较器设计

设计了一种应用于CMOS D类音频功率放大器的PWM高速比较器。输入级为Rail-to-Rail结构,中间级由锁存器和自偏置差分放大器组成,输出级为反相器结构。由于采用了锁存器和自偏置放大器结构,比较器可以在很短的时间内驱动大电容,满足后续电路对驱动能力的要求。基于CSMC 0.5μm CMOS工艺的BSIM3V3Spice模型,采用Hspice对PWM比较器进行仿真。结果表明,在典型模型下,比较器的电源抑制比为56dB,直流开环增益为45dB,输入共模范围(ICMR)为-0.19～4.93V,传输延时为15ns。     

一种应用于高速高精度模数转换器的比较器

文中设计了一种基于CMOS工艺的高速高精度时钟控制比较器。该比较器包含一个全差分开关电容采样级、一级预放大器、动态锁存器及时钟控制反相器。预放大器采用正反馈放大技术保证了增益和速度,锁存器采用两个正反馈锁存器和额外的反馈环路提高了锁存的速度。基于0.18μm 1.8V CMOS工艺进行了设计和仿真,结果表明该比较器可以应用于500 MSPS高精度流水线模数转换器。     

基于0.18μm SiGe BiCMOS工艺的高线性射频功率放大器

采用0.18 μm SiGe BiCMOS工艺,设计应用于无线局域网(WLAN )802.11b/g 2.4 GHz 频段的Class AB 射频功率放大器.该放大器采用两级放大结构,具有带温度补偿的线性化偏置电路.仿真结果显示:电路的输入匹配S11小于-13 dB,输出匹配S22小于-20 dB,功率增益达27.3 dB,输出1 dB压缩点为23 dBm, 最大功率附加效率(PAE)为21.3%;实现了匹配电路、放大电路和偏置电路的片上全集成,芯片面积为1 148 μm×1 140 μm.     

基于0.6μm CMOS工艺应用在高速ADC工作频率300MHz的高速电压比较器设计

高速比较器是高速模数转换电路的关键环节.本文综合考虑了比较器的传输延时、失调电压等因素,分析了前置放大器和比较锁存电路的结构,在此基础上设计了一个基于CSMC 0.6 μm CMOS工艺、适合于高速ADC的高速电压比较器.仿真结果表明:比较器工作频率为300 MHz以上,工作电流约为3.3 mA,上升延时为993 ps,下降延时为932 ps,失调电压约为7.46 mV.该比较器可以在高速模数转换电路中应用.     

基于Latch的CMOS动态比较器的研究

动态比较器具有高速和低功耗的优点,是现代集成电路中的重要单元。本文简单介绍了基于latch的CMOS动态比较器的基本工作原理以及国内外最新研究进展;分析了几种新型动态比较器的性能。     

一种基于0.18μm SiGe BiCMOS工艺的高线性混频器

设计了一种低本振驱动的高线性混频器,重点关注混频器的线性度性能和本振驱动功率问题.混频器的核心电路结构包含比较器,本振驱动器,双平衡无源混频器和带隙基准电路.为了提供本振信号通路的单端转差分功能,以及减小混频器对本振驱动功率的要求,引入比较器和本振驱动器,并采用双平衡无源混频器提供良好的线性度.采用0.18μm的SiGe双极兼容互补金属氧化物半导体(BiCMOS)工艺,同时支持上变频和下变频功能.实测结果表明,射频端口可覆盖6～18 GHz频段的信号,中频端口可覆盖0～6 GHz频段的信号;下变频时和上变频时的变频损耗典型值分别为-10.0 dB和-9.8 dB;IIP3在工作频段内的最大值分别为23.0 dBm和23.4 dBm;功耗为500 mW.在实现高线性度混频器的基础上,减小了输入本振功率的需求,提高了高线性混频器的实用性.     

SiGe BiCMOS工艺中HBT的关键制造工艺研究

研究了0.18μm SiGe BiCMOS中的核心器件SiGe HBT的关键制造工艺,包括集电极的形成、SiGe基区的淀积、发射极窗口的形成、发射极多晶的淀积、深孔刻蚀等,指出了这些制造工艺的难点和问题,提出了解决办法,并报导了解决相关难题的实验结果。     

一种新型输入失调消除高速比较器

介绍了一种新型的高速BiCMOS比较锁存器，提出了一种先进的输入失调消除方法，完全实现了输入失调消除。对该比较器的电路结构、增益、带宽、输入失调消除原理和锁存时间常数进行了分析，并利用0．35μm BiCMOS工艺提供的器件模型进行了仿真。在500MHz时钟频率下，比较器精度达到了100μV；电源电压3．3V时，电流仅为0．3mA。该比较器已成功用于一种250 MSPS 8位A／D转换器中，得到了比较满意的效果；该器件还可用于12位以下的A／D转换器电路。     

基于0.18 μm CMOS工艺的超高速比较器

给出了基于TSMC 0．18μm CMOS工艺的1．8V超高速比较器的设计方案；对比较器速度和失调进行综合，设计了一个1GHz超高速低失调比较器；通过Monte Carlo仿真，验证该比较器的失调电压分布范围为-4．5～4．5mV，并进行了版图设计。该比较器应用于低电压A／D转换器设计中，可达到6位以上的精度。     

高速高精度钟控比较器的设计

为满足10位高分辨率A/D转换器的需要,设计了一种高速高精度钟控电压比较器,着重对其速度和回馈噪声进行了分析与优化.该比较器采用前置预放大器结构实现了高比较精度,利用两级正反馈环路结构的比较锁存器提高了比较器的速度,隔离技术和互补技术的应用实现了低回馈噪声.基于TSMC 0.18 μm CMOS标准工艺,用Ca-dence Spectre模拟器进行仿真验证,结果表明比较器的工作频率可达300 MHz,LSB(Least Significant Bit)为±1 mV,传输延时为360 ps,功耗为2.6 mW,可达到10住的比较精度.该电路可适用于高速高精度模数转换器与模拟IP核的设计.     

一种应用于高速高精度模数转换器的比较器

提出了一种基于BiCMOS工艺的高速高精度时钟控制比较器.该比较器包含一级预放大器、动态锁存器及时钟控制反相器.预放大器采用正反馈放大技术保证了增益和速度,锁存器采用两个正反馈锁存器和额外的反馈环路提高了锁存的速度.基于3.3 V 0.35 μm BiMOS工艺进行了设计和仿真,结果表明该比较器可以应用于160 MS/s高精度流水线模数转换器.     

0.18μm工艺下单粒子加固锁存器的设计与仿真

在近年国际上出现的两种记忆单元DICE（DualInterlockedstoragecell）和GDICE（DICEwithguard—gates）基础上，设计了两种抗单粒子加固锁存器，称为DICE锁存器和GDICE锁存器，加工工艺为0.18μm。对这两种锁存器的改进减少了晶体管数量，降低了功耗，增强了抗单粒子瞬态（singleeventtransient，SET）能力。分别对比了两种锁存器的优缺点。建立了一种单粒子瞬态仿真模型。将该模型连接到锁存器的敏感点．仿真测试了这两种锁存器的抗单粒子翻转（singleeventupset，SEU）能力，得到一些对版图设计有意义的建议。通过比较得知：如果没有特殊版图设计，在单个敏感点被打翻时，DICE锁存器和GDICE锁存器的抗单粒子翻转能力比较强：而在两个敏感点同时被打翻时，抗单粒子翻转能力将比较弱。但如果考虑了特殊版图设计。那么这两种锁存器抗单粒子翻转的优秀能力就能体现出来。     

一种采用BiCMOS工艺的SiGe HBT基区生长方法

为抑制SiGeHBT基区生长过程中岛状物生成,降低位错密度,基于渐变温度控制方法和图形外延技术,结合BiCMOS工艺,研发了在Si衬底上制备高质量Si1-xGex基区的外延生长方法。通过原子力显微镜(AFM)、扫描电子显微镜(SEM)、X射线双晶衍射(XRD)测试,显示所生长的Si1,Gex基区表面粗糙度为0.45nm,穿透位错密度是0.3×103～1.2×103cm-2。,在窗口边界与基区表面未发现位错堆积与岛状物。结果表明,该方法适宜生长高质量的SiGeHBT基区,可望应用于SiGeBiCMOS工艺中HBT的制备。     

一种高速高精度比较器的设计

基于预放大锁存快速比较理论,提出了一种高速高精度CMOS比较器的电路拓扑.该比较器采用负载管并联负电阻的方式提高预放大器增益,以降低失调电压.采用预设静态电流的方式提高再生锁存级的再生能力,以提高比较器的速度.在TSMC0.18μm工艺模型下,采用Cadence Specture进行仿真.结果表明,该比较器在时钟频率为1GHz时,分辨率可以达到0.6mV,传输延迟时间为320ps,功耗为1mW.