A 160×120 Light‐Adaptive CMOS Vision Chip for Edge Detection Based on a Retinal Structure Using a Saturating Resistive Network

We designed and fabricated a vision chip for edge detection with a 160×120 pixel array by using 0.35 µm standard complementary metal‐oxide‐semiconductor (CMOS) technology. The designed vision chip is based on a retinal structure with a resistive network to improve the speed of operation. To improve the quality of final edge images, we applied a saturating resistive circuit to the resistive network. The light‐adaptation mechanism of the edge detection circuit was quantitatively analyzed using a simple model of the saturating resistive element. To verify improvement, we compared the simulation results of the proposed circuit to the results of previous circuits.     

Retina‐Motivated CMOS Vision Chip Based on Column Parallel Architecture and Switch‐Selective Resistive Network

A bio‐inspired vision chip for edge detection was fabricated using 0.35 μm double‐poly four‐metal complementary metal‐oxide‐semiconductor technology. It mimics the edge detection mechanism of a biological retina. This type of vision chip offer several advantages including compact size, high speed, and dense system integration. Low resolution and relatively high power consumption are common limitations of these chips because of their complex circuit structure. We have tried to overcome these problems by rearranging and simplifying their circuits. A vision chip of 160×120 pixels has been fabricated in 5×5 mm² silicon die. It shows less than 10 mW of power consumption.     

用于生物信号检测的低功耗CMOS模拟前端

为了符合低功耗的绿色环保理念,设计实现了可检测微弱心电、脑电信号的低功耗CMOS模拟前端集成电路。电路系统包含低噪声放大器、开关电容型增益可调放大器和逐次逼近型模数转换器(SAR ADC)等模块。低噪声放大器采用全差分Rail-to-Rail运放作为主体结构,代替了传统仪表放大器;增益可调放大器通过开关电容网络实现4种可调增益。与传统前端电路相比,设计中增加了片上SAR ADC模块,改善了现有前端电路多采用模拟输出的不足。电路基于GSMC 0.18 μm CMOS工艺进行设计,采用Cadence Spectre工具完成仿真。仿真结果表明,在1.8 V电源电压下,前端电路整体功耗为115.6 μW,能够实现准确的数字输出。     

一种高稳定低功耗CMOS过热保护电路的设计

采用1．2μm CMOS工艺,设计了一种过热保护电路,并利用Cadence Spectre仿真工具对电路进行了仿真,结果表明,电路的输出信号对电源的抑制能力很强,在3．5V以上的电源电压工作下,输出过热保护信号所产生的过热温度点基本保持不变,约为132℃;同时在3V电源电压工作下,电路功耗约为1．05mW,而在9V的高压下工作,功耗仅为14．4mW。由此可见,此电路性能较好,可广泛应用在各种集成电路内部。     

一种带热滞回功能的低功耗CMOS过热保护电路

采用0.5 μm CMOS工艺,设计了一种具有热滞回功能的过热保护电路,并利用Cadence Spectre仿真工具对电路进行了仿真.结果表明,电路的输出信号对电源的抑制能力很强,在3.5 V以上的电源电压工作下,过热温度点基本保持不变,正向约为155℃,负向约为105℃,同时,在27℃,5 V电源电压工作下,电路功耗约为0.25 mW.由于其高稳定和低功耗的特性,可广泛应用在各种集成电路内部.     

一种启动电流为0的CMOS低功耗低成本电流源

根据传统电流源结构,设计了一种启动电流为0的CMOS低功耗电流源。电流源的启动电路仅采用一个耗尽型MOS管,电路正常工作后启动电路会自动关断。仿真结果显示电路正常工作后启动部分消耗的电流基本降为0,整个电路功耗24．9μW。这种结构降低了整个电路的功耗,大大节省了芯片面积。电路基于TSMC0．18μm CMOS工艺,电源电压1．8V,仿真软件为Hspice。     

CMOS荧光波长检测芯片的设计与仿真

双结深光电二极管包括一深一浅两个光电二极管,深、浅pn结光电二极管的光电流比值I2/I1随入射光波长单调增加.文章基于0.5μm CMOS工艺对双结深光电二极管深、浅结光电流进行了数学建模和Matlab仿真.设计了片上信号处理电路,将双结深光电二极管深、浅结光电流比值转换成电压输出.仿真结果表明,信号处理电路的输出与ln(I2/I1)具有良好的线性关系.单片集成的CMOS波长检测芯片可用于未知荧光的波长检测和特异性分析.     

Zigbee芯片低功耗测试平台研究

文章针对具有Zigbee收发模块的SOC芯片,设计了低功耗实验平台,以纽扣电池为供电电源,研究其在低功耗环境下的耗电情况。通过设置芯片的多种工作模式来模拟真实工作状态,以不同的测量方式来使数据更加全面准确。使用实验数据分析了Zigbee网络节点的低功耗性能,得到了具有一定参考价值的低功耗设计方法。     

A Very Low Power Consumption, Low Noise Analog Readout Chip for Capacitive Detectors with a Power Supply of 3.3 V

An analog frontend block of a VLSI readout chip, dedicated to high spatial resolution X or beta ray imaging, using capacitive silicon detectors, is described. In the present prototype, an ENC noise of 343 electrons at 0 pF with a noise slope of 28 electrons/pF has been obtained for a peaking time of 10 s, a 37 mV/fC conversion gain, a 3.5 V power supply and a 150 W/channel power consumption.     

CMOS数字电路低功耗的层次化设计

随着芯片上可以集成越来越多的管子,电路规模在不断扩大,工作频率在不断提高,这直接导致芯片功耗的迅速增长,无论是从电路可靠性来看,还是从能量受限角度来讲,低功耗都已成为CMOS数字电路设计的重要内容。由于不同设计抽象层次对电路功耗的影响不同,对各有侧重的低功耗设计方法和技术进行了讨论,涉及到工艺,版图,电路,逻辑,结构,算法和系统等不同层次。在实际设计中,根据具体应用环境,综合不同层次全面考虑功耗问题,可以明显降低电路功耗。     

低功耗CMOS电压基准源的设计

给出一低功耗、低温度系数的电压基准源电路的设计。其特点是利用工作在弱反型区晶体管的特性,该电压基准源采用CSMC 0.5μm,两层POLY,一层金属的CMOS工艺实现,芯片面积为0.036 75 mm2。测试结果表明:其最大工作电流不超过380 nA;在2.5~6 V工作电压下,线性调整率为0.025%;4 V输入电压;20~100℃范围内,平均温度系数为64 ppm/℃。以更小的面积,更低的功耗实现了电压基准源的性能。     

用于SDH-64光发射机的低功耗CMOS4:1复接器

介绍了可用于SDHSTM-64光纤传输系统的4：1复接器．整个电路采用树型结构，低速的复接单元采用动态双相伪NMOS逻辑实现，高速的复接单元采用SCL逻辑实现，提出了一种新型采用正反馈对的单端转双端电路，实现由低速单元到高速单元的逻辑变换．基于此结构的全定制单片集成电路采用0．18μm CMOS工艺设计并实现．测试结果表明，在供电电压1．8V，50Q负载条件下，复接输出数据速率超过10Gbit／s，在标准速率10Gbit／s，输出电压峰一峰值180mV时，功耗仅为180mw，抖动4．9／s（rms），芯片面积为0．89mm^2×0. 7 mm^2．     

用于CMOS图像传感器的12位低功耗单斜坡模数转换器设计

 本文提出了一种应用于CMOS图像传感器中的高精度低功耗单斜坡模数转换器(single slope analog-to-digital converter)设计方案.该ADC方案由可变增益放大器、前置预放大器和动态锁存比较器组成.相比现有的设计方案,本文提出的电路在不牺牲噪声性能的前提下,具有更低的功耗和更小的芯片面积.通过集成列并行的单斜坡模数转换器在最新设计的高精度高速CMOS图像传感器设计中,实验结果证明了设计的有效性.     

一种具有省电模式的CMOS反激式PWM控制器

基于SinoMOS 1μm 40V CMOS工艺设计了一种具有省电模式的CMOS反激式PWM控制器,其FWM振荡器具有变频模式和间歇模式,使得整个PWM控制器系统能随负载的变轻而线性降低开关频率,并在空载状态下进入间歇模式.仿真和测试结果显示具有省电模式PWM控制器的正常工作FWM频率为65～66kHz,无负载时的PWM频率为21.7kH,z,启动电流为17～18μA,正常工作电流为3.5～4.0mA,有效芯片面积为2.06mm×1.55mm,能直接实现低功耗的电源系统.     

一种具有省电模式的CMOS反激式PWM控制器

基于SinoMOS 1μm 40V CMOS工艺设计了一种具有省电模式的CMOS反激式PWM 控制器,其PWM振荡器具有变频模式和间歇模式,使得整个PWM控制器系统能随负载的变轻而线性降低开关频率,并在空载状态下进入间歇模式. 仿真和测试结果显示具有省电模式PWM控制器的正常工作PWM频率为65~66kHz,无负载时的PWM频率为21.7kHz,启动电流为17~18μA,正常工作电流为3.5~4.0mA,有效芯片面积为2.06mm×1.55mm,能直接实现低功耗的电源系统.     

一种用于双波段GPS接收机的低功耗宽带CMOS频率合成器

提出了一种用于双波段GPS接收机的宽带CMOS频率合成器. 该GPS接收机芯片已经在标准0.18μm射频CMOS工艺线上流片成功,并通过整体功能测试. 其中压控振荡器可调振荡频率的覆盖范围设计为2~3.6GHz,覆盖了L1,L2波段的两倍频的频率点,并留有足够的裕量以确保在工艺角和温度变化较大时能覆盖所需频率. 芯片测试结果显示,该频率综合器在L1波段正常工作时的功耗仅为5.6mW,此时的带内相位噪声小于-82dBc/Hz,带外相位噪声在距离3.142G载波1M频偏处约为-112dBc/Hz,这些指标很好地满足了GPS接收芯片的性能要求.     

一种用于双波段GPS接收机的低功耗宽带CMOS频率合成器

提出了一种用于双波段GPS接收机的宽带CMOS频率合成器.该GPS接收机芯片已经在标准O.18μm射频CMOS工艺线上流片成功,并通过整体功能测试.其中压控振荡器可调振荡频率的覆盖范围设计为2～3.6GHz,覆盖了L1,L2波段的两倍频的频率点.并留有足够的裕量以确保在工艺角和温度变化较大时能覆盖所需频率.芯片测试结果显示,该频率综合器在L1波段正常工作时的功耗仅为5.6mW,此时的带内相位噪声小于-82dBc/Hz,带外相位噪声在距离3.142G载波1M频偏处约为-112dBc/Hz,这些指标很好地满足了GPS接收芯片的性能要求.     

基于CMOS工艺的一种低功耗高增益低噪声放大器

采用0.18μm CMOS工艺,两级共源结构实现了低功耗高增益的低噪声放大器设计。共源结构的级联采用电流共享技术,从而达到低功耗的目的。电路的输入端采用源极电感负反馈实现50Ω阻抗匹配,同时两级共源电路之间通过串联谐振相级联。该LNA工作在5.2 GHz,1.8 V电源电压,能提供20 dB的增益(S21为20 dB),而噪声系数为1.9 dB,输入匹配较好,S11为-32 dB。     

非带隙低功耗低温漂CMOS电压基准电路设计

通过Vth与VT(热电压)相互补偿原理,提出一种新型非带隙CMOS电压基准源,其输出基准电压具有极低温度系数.采用0.34μmFoundry18工艺模型和Candance Spectre EDA工具对电路进行模拟验证,获得以下结果:输出电压为552.845mV(T=27℃,VDD=3.3V),温度系数为1.98ppm/℃(-30℃℃～+130℃),功耗为21.85μw.电源电压从2.5V变到4.5V,输出电压的变化为0.15％(相对于VDD=3.3V时的输出).该电压基准源可望应用于高精度、低功耗IC系统的设计研发.     

一种低压CMOS LDO稳压电源电路

提出了一种低压CMOS LDO稳压电源电路。与常规CMOS LDO稳压电源电路相比,该电路有两个主要特点:引入了低压带隙基准电路;将带隙基准电路置于串联稳压管后端。通过上述设计,提出的稳压电源电路能在输出电压较低的情况下提供较稳定的输出,同时也能提供稳定的偏置电压及具有较高PSRR的基准输出。对电路进行了仿真,并给出了仿真结果。