一种适应多核处理器核间通信机制的设计

随着单芯片上集成处理器内核数量的增加,在支持多核处理器的应用程序方面,核间通信变得更加重要.通过分析多核运行任务特点,根据处理核上运行任务功能的不同,将处理核分成两类:控制核和计算核.根据对核的分类,提出了一种新的核间通信模型,该模型提供了三种不同的通信通道.运用这三条通道,把应用程序的I/O部分从计算核迁移到控制核来...     

多核处理器核间高速通讯架构的研究

多核处理器使得并行系统的结构日益复杂,已经成为处理器的主流,并发展成为各种通信与媒体应用的主流处理平台.通讯结构是多核系统中的核心技术之一,核间通信的效率是影响多核处理器性能的重要指标.目前有三种主要的通讯架构:总线系统结构、交叉开关网络和片上网络.总线结构设计相对方便、硬件消耗较少、成本较低,交叉开关是适用于构建大容...     

达芬奇异构多核处理器核间通信技术研究

针对目前通用的达芬奇异构多核处理器,研究了其ARM核、DSP核以及视频协处理器之间的通信与协作机制.在分析多核处理器核间通信原理的基础上,研究了TMS320DM816x系列达芬奇异构多核处理器的核间通信技术,详细阐述片上核间互联结构与核间通信软件的实现.最后基于SysLink底层通信模块设计了多路高清音视频应用系统,对核间通信进行验证.系统可充分发挥各处理核的性能,实现了各核间的高效协作.     

多核处理器的网络应用

多核技术可以提供更高的处理器性能、更有效的电源利用率,并且占用更少的物理空间,因而具有许多单核处理器无法具备的优势,已成为未来处理器的发展方向.值得注意的是,多核处理器性能潜力的发挥与具体应用中的可并行性密切相关.相对其他应用,网络设备的可并行性是比较高的,所以有望成为多核处理器应用率先取得突破的领域之一.     

基于硬件的虚拟化简化了采用多核处理器的设计

将队列与流量管理卸载给硬件,降低了设计的复杂程度,改进了应用效率,获得了最高性能。今天的SoC(系统单芯片)处理器都集成了一系列的核心、加速器和其它处理单元。这些异质的多核架构提供了更多的计算能力,但其复杂性也为各种应用中嵌入系统的开发人员带来了新的挑战,这些应用包括控制层处理器、视频服务器、无线基     

多核处理器

LSI LSI日前宣布其业界领先的Tarari T1000系列内容处理器可为更多嵌入式多核处理器提供支持。目前,除了Intel与AMD x86处理器以外,T1000还可轻松地与RMI XLR Processor和XLS Processor等其它系列多核处理器配合使用.     

基于MQTT的配电终端多核处理器核间通信设计

为进一步提高配电终端的运行能力以及快速可靠的故障处理能力,配电终端逐渐由单核处理器发展为多核处理器,由此带来了多核处理器之间数据通信的需求。本文基于物联网协议MQTT实现了一种新型的多核处理器核间通信技术,将共享内存封装成MQTT交互协议格式,保证各核数据的独立、互斥与共享,从而实现多核处理器各内核间简易可靠的数据通信方式。在此基础上采用MYC-C7Z015芯片进行配电终端硬件设计,并研究MYC-C7Z015芯片核间的数据通信方式,提升了配电终端的数据容量及运行能力。通过核间通信时延测试、通信极限测试,配电终端功能测试,验证了基于MQTT的配电终端核间通信的性能,简化了核间应用层通信代码设计,提升了配电终端性能。     

基于多内核处理器ADSP BF561的高性能视频控制系统设计

给出了一种基于ADSP BF561多内核处理器的高性能视频监控系统的设计方案.该方案选择BF561双DSP核处理器来实现复杂的智能视频处理算法,并选用ADV7183B来对CCD图像信号进行解码处理,用本方案设计的汽车驾驶员辅助视觉传感控制系统能防止交通事故的发生并改善交通流量,可实现实时电子眼的功能.     

异构多核处理器分支预测器研究与设计

为解决单核处理器时钟频率难以提高、处理器功耗逐渐增加等问题,文中提出了一种新型异构多核处理器的设计方案．该结构中增加了B--Cache结构和C--Core控制器,这种新型异构多核处理器避免了流水线因分支预测失误而flush,提高了整个处理器执行效率．     

基于SC的多核处理器并行仿真机制的研究

针对SystemC(SC)原有串行仿真内核无法充分利用多核处理器的处理能力问题,提出了一种基本SC的多核处理器并行仿真方案.新方案充分利用多线程操作系统及线程池技术的并行处理能力,通过改进SC原有串行内核的线程调度方式,对其底层仿真过程进行改进,使改进后的SC能够更好地利用多核处理器的处理能力加速仿真模拟过程.此外,新方案还对原有SC仿真过程及框架进行了分层处理,从而简化了仿真系统内部的模块相互之间的连接及其数据传输,缩短了仿真系统的建模及处理时间,大幅提高系统的仿真效率.     

基于多核处理器的高清实时MPEG2-H.264转码器设计

基于多核处理器的并行计算为实时实现高清MPEG-2至H.264转码器提供了1种可行的实现方案。提出了1种多颗粒度的MPEG-2—H.264全解全编并行转码器设计方案,其中MPEG-2解码器采用了帧内与数据级两级并行,H.264编码器采用了帧间、帧内与数据级三级并行。实验结果表明本设计不仅具有良好的并行加速比,而且可以在使用1/4的TilePro64处理器核资源的条件下完成1路实时高清转码。     

低能量系统在时间限制下的同时通讯和处理器频率选择

This paper presents a method to reduce the energy consumption of multi-core systems characterized by processor cores and buses with discrete frequency levels under timing constraints. The proposed method takes the transformations of the original task graphs, which include dependent tasks located in different iterations, as inputs. The proposed method utilizes mapping selection as well as joint processor and communication frequency scaling to implement energy reduction. We conduct experiments on several random task graphs. Experimental results show that the proposed method can achieve substantial energy reduction compared with previous work under the same hard timing constraints.     

综合核心处理系统评价工具设计

综合核心处理系统是航空电子综合化模块化的关键支撑技术。如何对其性能指标进行评价是一个非常重要的理论和工程问题。首先建立了综合核心处理器模型、任务模型。然后基于ARINC 653标准建立了双层分区调度模型,该模型实现了不同安全关键级别应用软件之间的隔离。根据离散事件仿真方法,建立了系统仿真模型。在此基础上编制了基于Visual C++平台的系统仿真程序,最后提取ICD接口控制文件进行了实例仿真,分析了任务的可调度性及系统的实时性,其结果对指导新一代航电系统设计具有重要意义。     

Design and implementation of multi-mode routers for large-scale inter-core networks

Constructing on-chip or inter-silicon (inter-die/inter-chip) networks to connect multiple processors extends the system capability and scalability. It is a key issue to implement a flexible router that can fit into various application scenarios. This paper proposes a multi-mode adaptable router that can support both circuit and wormhole switching with supplying flexible working strategies for specific traffic patterns in diverse applications. The limitation of mono-mode switched routers is shown at first, followed by algorithm exploration in the proposed router for choosing the proper working strategy in a specific network. We then present the performance improvement when applying the mixed circuit/wormhole switching mode to different applications, and analyze the image decoding as a case study. The multi-mode router has been implemented with different configurations in a 65 nm CMOS technology. The one with 8-bit flit width is demonstrated together with a multi-core processor to show the feasibility. Working at 350 MHz, the average power consumption of the whole system is 22 mW.     

基于FPGA的16位堆栈处理器的设计

设计了一款面向嵌入式控制领域的16位堆栈处理器,该处理器包含两个堆栈:执行数学表达式的数据堆栈和支持子程序调用的返回堆栈,其指令集含35条堆栈指令.详细给出了该堆栈处理器的体系结构及设计方法;不仅采用简单有效的指令编码方式缩小了代码体积,同时给出了单周期操作多个堆栈元素的解决方法.该处理器采用FPGA实现,在XC5VLX110T芯片上的运行时钟频率最高达到146.7MHz.最后给出了设计的软件仿真与硬件综合结果.     

河南移动IP前置机退网方案研究

河南移动集客专线业务目前主要通过IP前置机接入软交换网络,随着网络演进,老旧的IP前置机已经开始制约业务发展。本文通过分析现网IP前置机组网结构,提出了IP前置机退网方案。     

一种嵌入式系统芯片的处理器桥设计

文章针对系统芯片中IP核的可重用设计要求，讨论了在系统芯片中处理器的概念，并给出在以SISD向处理器为基础的嵌入式系统芯片中处理器桥（包括地址端口与数据端口）的设计。