基于Verilog-A行为描述模型的VCO设计

分析了模拟硬件描述语言Verilog-A的特点,介绍了基于Verilog-A语言的行为级模拟电路设计过程.以锁相环(PLL)的子模块压控振荡器(VCO)的设计为例,建立了基于Verilog-A的行为模型进行系统设计的新方法.根据VCO的数学模型,建立了中心频率为120MHz的VCO行为模型,并利用Cadence Spectre仿真器对该模型进行了验证及PLL系统仿真.     

基于Verilog2A 行为描述模型的PLL 系统设计

摘要:分析了模拟硬件描述语言Verilog2A 的特点,介绍了一种基于Verilog2A HDL 行为模型的模拟电路自顶向下设 计方法。这种方法适用于片上系统(SOC) 模拟部分的设计。根据压控振荡器(VCO) 和二阶无源低通滤波器(LPF) 的数学模型,建立了它们基于Verilog2A 的行为模型,并用该方法实现了包含中心频率为120 MHz 的VCO 和截止频 率为30010 kHz 的LPF 在内的电荷泵锁相环系统设计。最后利用Cadence Spectre 仿真器对模型进行了验证及PLL 系统级仿真。     

基于Verilog-A的陀螺仪接口电路模型及行为仿真

本文分析了MEMS陀螺仪的工作原理,基于Verilog-A硬件描述语言建立了环形二极管解调的陀螺仪接口电路模型,并对电路进行了行为级仿真和实验验证.接口电路模型中的所有模块性能指标由计算推导得出,通过Verilog-A语言定义.本文还研究了接口电路相关参数改变,对系统输出的线性度,电容电压增益,建立时间的影响.该模型为...     

CMOS锁相环PLL的设计研究

在阅读大量锁相近十年发表的英文文献的基础上,对锁相环的设计及特性做了深入的分析,并对锁相环的主要部件相频检测器和压控振荡器的结构和特性做了比较和总结。     

基于Verilog-A的电荷泵锁相环行为级建模和模拟

本文运用一种新的建模策略,通过模拟电路硬件描述语言Verilog-A完成了电荷泵锁相环的行为级建模,并在SpectreSVerilog上进行了数模混合仿真,得到准确的仿真结果.用模拟电路硬件描述语言来建立模拟电路或数模混合电路的行为模型可以在较小的仿真代价下得到准确的仿真结果,是一种行之有效的建模策略.     

基于数模混合仿真的PLL系统设计

介绍了数模混合信号仿真的设计流程，说明了一种在混合设计的各个层次上对系统进行仿真验证的自上而下的设计方法。在PLL（Phase-Locked Loop）系统设计中，给出了VCO的数学模型和Verilog-A行为级模型．实现了系统行为级模型和晶体管级电路的设计和仿真，并对结果进行了比较。这种设计方法已应用于一种电荷泵锁相环电路设计中，验证了这种设计方法的可行性和有效性。     

基于PLL技术的射频信号数字调谐系统的分析设计

本文以锁相环PLL（Phase—LockedLoops）技术为理论基础，通过对射频信号接收机本振（LO，Local Oscnlator），即数字频率调谐部分的分析，提出了一种对低功耗BICMOS数字频率调谐电路的分析设计方法，详细分析了它的工作原理，并给出了具体电路，仿真波形以及分析数据。该电路的主要特点是采用可编程的分频器调谐频率分频比，从而使PLL系统自动锁定在想要的频率电压上，以此来控制压控振荡器VCO（Voltage Controlled Oscillator）经再次分频后形成L0输出。     

基于锁相环（PLL）L波段的频率合成技术

频率合成器是电子设备的核心部件,其性能的优劣影响电子设备的整体性能。本文研究了一种基于锁相环（PLL）L波段的锁相频率技术。其设计方案使用MC145152来实现锁相环路,外加环路滤波器LPF和压控振荡器VCO等器件来实现,具有较强的研究设计价值。     

基于verilog-A数控LC振荡器系统的行为级建模

在全数字锁相环中数控振荡器和由∑△调制器所构成的系统是一个规模很大的电路,采用传统的电路级描述难以在现有的EDA工具中仿真.为此提出了一种基于Verilog-A语言的行为级建模方法来对系统进行仿真.详细介绍了数控振荡器系统中各模块的建模方法,并给出了各模块建模的关键代码.仿真结果表明对数控振荡器的行为模型不仅能提高仿真效率还能很好模拟实际系统.该行为模型具有较好的实用性,所得结果可用于指导具体电路的设计.     

一种精确的锁相环IP模块行为级建模

根据模拟硬件描述语言Verilog-A的特点,抽取欲设计锁相环各模Vegilog-A建立的相应模块的行为级模型中,并且根据晶体管级仿真结果对行为级模型中的参数进行实时修正,建立了比较精确的中心频率为100MHz的PLL行为级模型.     

基于Verilog-A的模拟电路行为模型及仿真

分析了模拟硬件描述语言Verilog—A的特点及模型结构，根据仿真速度和仿真精度的折衷考虑，设计实现了模拟开关、带隙基准电压源及运放的Verilog—A行为模型。根据数模转换器(13AC)的特性，基于Verilog—A设计了DAC参数测试模型，也建立8位DAC的行为模型。所有行为模型都在Cadence Spectre仿真器中实现了仿真验证。     

基于主方程法单电子晶体管的Verilog-A行为模型

 基于单电子晶体管的主方程算法,在简化Lientschnig的单电子晶体管模型基础上,建立了基于Verilog-A的单电子晶体管行为描述模型,并利用Cadence Spectre 仿真器对该模型进行了验证.通过单电子晶体管逻辑电路的设计和仿真,表明该模型具有合理的精确度,且速度快,为单电子晶体管电路及混合电路的仿真提供了一种有效的方法.     

基于锁相环的频率合成器的设计

由频率合成技术获得的信号源具有高频率稳定度和准确度,并且能方便地改变频率,其中频率合成方法有直接式和间接式两种。锁相环频率合成器是目前应用较为广泛的一种频率合成技术。简要介绍了锁相环频率合成器的原理以及集成锁相环CD4046的内部电路构成,给出了一个基于CD4046的频率范围和频率间隔均可调的频率合成器的设计实例。该方案简单易行且易于调试,具有较高的实用价值。     

低频率电荷泵锁相环设计

设计一款音频范围内的电荷泵锁相环,采用动态D触发器鉴频鉴相器及电流舵差分输入电荷泵。压控振荡器采用了对电容充放电的形式产生震荡波形,实现低频输出。采用HHNEC BCD035工艺并用Cadence软件实现仿真,实现250 kHz频率锁定,锁定时间为80μs,锁定时相位差为75 ns且压控振荡器控制电压纹波为5 mV。     

一种基于自偏置技术的低抖动锁相环

设计了一种环路带宽与输入频率的比值固定的自偏置锁相环。对VCO延迟单元进行改进,降低了抖动。采用SMIC 65 nm CMOS工艺,在1.2 V的工作电压下对锁相环进行仿真,输出频率范围为0.5~3.125 GHz。仿真结果表明,在输出频率1.875 GHz处的峰峰值抖动为8.7 ps,电路的核心功耗为45 mW,相位噪声为-79.7 dBc/Hz。     

基于Verilog-A的容栅传感器建模与仿真

介绍了容栅传感器结构及其工作原理,并针对容栅传感器应用系统设计验证中所遇到的困难,采用模拟硬件描述语言Verilog-A对其行为进行高层次建模,通过理论推导传感器信号与物理位移的关系和CadenceSpectre仿真器的验证,该模型正确又易于系统验证。     

基于锁相环的时钟相位插值电路设计与实现

千兆以太网收发器模拟前端的时钟恢复电路要求锁相环(PLL)能够提供"128相"等相位差的时钟信号.为了满足此要求,设计了一种相位插值电路,它在不增加四级VCO级数的基础上,对其输出时钟的相邻相位进行16插值.仿真结果表明,该插值电路使PLL的输出时钟相位从8相增加至128相,证明了电路的有效性.