无线通信中的低功耗维特比译码器设计

针对无线通信中低功耗维特比译码器设计结构复杂的问题,提出一种四级流水串并结合的(2,1,9)低功耗维特比译码器。该译码器采用改进的加-比-选(ACS)单元,以降低硬件复杂度,在提高时钟运行速率的基础上减少运行功耗。幸存路径存储单元采用改进的路径相消方法,减少译码器的输出延迟,提高译码效率。性能分析结果表明,基于TSMC 0.18μm CMOS逻辑工艺,在1.62V,125℃操作环境下,该译码器数据最大速度为50MHz,自动布局布线后的译码器芯片面积约为0.212mm2,功耗约为23.9mW。     

同址存储在（2,1,9）维特比译码器中的应用

维特比算法是卷积码的一种最大似然译码。维特比译码器中的存储部分,包括幸存路径的存储和路径度量的存储,其结构的选择对其占用硬件资源影响也不同。文章采用同址存储的方法来实现约束度为9的（2,1,9）维特比译码器中的幸存路径的存储,该方法相对于传统的寄存器存储、回溯法来讲,具有资源占用少、译码延时小等特点。同址存储是存储体的一种实现方法,较之别的存储方法,其优点是需要的存储单元较少。     

高速低功耗维特比译码器的设计与实现

提出了一种基于改进T 算法和回溯法的高速低功耗维特比 (Viterbi)译码器 该译码器采用了并行和流水结构以提高速度 ,减少了加 比 选模块中不必要的操作 ,并在回溯过程中采用了幸存路径复用的方法 ,为利用时钟关断技术降低系统功耗提供了可能 利用 0 2 5 μmCMOS工艺 ,成功地设计并实现了 (2 ,1,7)Viterbi译码器 ,其电路规模约为 5万等效门 ,芯片内核面积为 2 18mm2 ,译码速度可达 10 0MHz,而译码延迟仅为 32个时钟周期 ,可用于高速数字通信系统如DTV或HDTV等场合中     

维特比译码器移位输出模块的VHDL结构化实现

提出了一种维特比译码器移位输出模块的结构化实现方案，并按ＣＣＩＴＴＶ．３２ｂｉｓ协议通过ＶＨＤＬ语言用组合电路合理地实现，得到更快的速度和较小的电路规模。     

MB-OFDM UWB通信系统维特比解码器的实现

提出一种应用于多波段正交频分复用(MB-OFDM)超宽带通信系统的维特比解码器的设计方案,分析MB-OFDM所采用的卷积/凿孔码及相应的维特比解码算法的性能。为了达到系统要求的最高数据传输率、保持硬件开销的经济性,结合滑动窗口和折叠2种方法设计解码器的硬件结构。在低速工作模式下,部分处理单元被禁用,以节省功耗。该设计经Xilinx Virtex-4 FPGA验证,最高译码速率可达432 Mb/s。     

低功耗软判决维特比译码器的设计

维特比译码器是广泛使用的极大似然解码方法。该文提出了有别于IEEE 802.11a标准的解码方法，将软判决译码使用在该标准卷积码的解码机制上，利用算术部件的重组和混合向后追溯式以及时钟关断技术，在保证性能和低复杂度前提下减少存储器读写操作以降低功耗，利用SMIC 0.18μm CMOS工艺设计实现该译码器，在ALTERA FPGA上实现原型验证，性能满足IEEE802.11a标准要求。     

一种实用的维特比译码器误码率测试系统

在数字通信中,卷积编码配合维特比译码是具有良好纠错性能的一种差错控制方案.本文介绍了对该方案的误码率进行定量测试的一套软硬件结合的系统,包括其系统组成、硬件和软件结构及测试功能.该系统实用性强,接口方便,将测试软件调整后也可对其它纠错编码方案的误码率进行测试.     

应用于无线局域网的高速维特比译码器电路

介绍了一种应用于无线局域网的Viterbi译码器,在802.11aWLAN系统的多传输速率下工作,且可以在不同的编码率下工作.在电路的设计中采用了全并行加比选单元和幸存路径存储单元,应用了一种路径长度归一的方法,在不影响性能的前提下,使实现简单并且大大减低了运算量,并达到了高速、实现简单的标准.     

流水线结构的维特比回溯算法及其实现

维特比解码中,在长约束长度或较深译码深度的情况下,内存管理回溯算法相对寄存器交换法有很大的优势。该文在一种现有的节省内存的内存管理算法的基础上,提出了新的流水线结构的内存管理回溯算法,可以自动处理连续输入的不同长度的帧。并且依据IEEE802.16的高速应用实例,在Xilinx的FPGA上实现了该算法。     

结构优化的维特比译码器的实现方案

针对维特比译码器译码过程中速度制约的问题,设计了一种结构优化的维特比译码器。该结构通过蝶形单元的直通互连,使得在状态转移过程中不需要对路径度量值进行大范围存储,简化了路径度量值的存储与读取逻辑。并且可以根据不同的应用要求灵活配置蝶形处理单元的复用次数。最后,结合FPGA平台,利用Verilog硬件描述语言和Vivado软件对译码器进行设计与实现。综合实现结果表明,该译码器占用1 564个LUT单元,能够在100 MHz系统时钟下进行有效译码。     

高速Viterbi译码器的VLSI设计与实现

在优化结构的基础上,实现了一种回溯长度为64的(2,1,7)高速Viterbi译码器.该译码器采用改进的加比选单元(ACS),降低了硬件复杂度,提高了时钟运行频率.改进的回溯单元采用了分块循环存储器,对数据读取结构进行改进,提高了译码器的数据吞吐率.基于SMIC0.18μmCMOS工艺,该译码器最高工作时钟频率可达180MHz,等效逻辑门约为28683门.经过验证比较,结果表明实现的高速Viterbi译码器在各个指标上如实现面积、回溯长度和约束长度比现有的各种方案有较大幅度的提高,因此该译码器在数字通信领域具有良好的应用前景如DTV和HDTV.     

基带芯片中Viterbi译码器的研究与实现

基于对传统Viterbi译码器的分析和对改进的Viterbi算法理论的修正，提出了一种新的Viterbi译码器的实现方法。通过对路径度量值的深入分析和对回溯信息的重新编码，在不增加硬件实现复杂度的情况下减少了硬件规模，提高了译码速度。最后我们给出了该译码器的仿真波形。     

应用于无线局域网的高速维特比译码器电路

介绍了一种应用于无线局域网的Viterbi译码器,在802．11aWLAN系统的多传输速率下工作,且可以在不同的编码率下工作。在电路的设计中采用了全并行加比选单元和幸存路径存储单元,应用了一种路径长度归一的方法,在不影响性能的前提下,使实现简单并且大大减低了运算量,并达到了高速、实现简单的标准。     

基于FPGA的卷积码Viterbi编码/译码器的设计与实现

该文设计了一种采用(2,1,2)卷积码的VB编码/解码器,并在Xilinx公司SpartanⅡ-XC2S200 FPGA芯片上实现。所设计的VB编码/解码器具有前向纠错能力强、编解码速度快、占用系统资源少等特点。综合后仿真结果显示,该VB编码/解码器的性能较理想,达到了预期的设计目标。