基于MEMS的非制冷红外探测器读出电路的设计

基于MEMS的非制冷红外探测器广泛用于军用和民用领域,其中作为探测器核心部件的焦平面探测阵列的读出电路等关键技术的研究至为重要.设计了一块240×320的焦平面探测阵列的读出电路,此电路能够抑制MEMS工艺的波动,减小探测器环境温度的影响.采用HHNEC 0.5 μm 工艺对此设计流片,其测试结果达到预期目标.芯片输出电压为1.5～3.5 V,每帧图像输出时间为16.32 ms,可以保证每秒61帧图像输出.     

非制冷微悬臂梁式红外焦平面探测器读出电路设计

针对非制冷微悬臂梁电容式红外探测器,设计了一款焦平面读出电路.根据电路噪声建模与分析,对电路进行了优化设计以抑制噪声.采用0.35μm的CMOS工艺设计,制造了16×16读出电路原型.测试结果表明,5V电源电压、50Hz帧频下电路总功耗为16.5mW,典型工作模式下线性度为99.2%,通道一致性大于97%,等效输入噪声电荷小于150e.     

一种新型非致冷红外探测器

介绍一种基于标准硅工艺、采用电容读出方式微悬臂梁非制冷红外探测器的设计、制作及性能测试.用这两种热膨胀系数相差很大材料(氮化硅和铝)的薄膜做成的双材料微悬臂梁在红外辐射下,温度升高并发生弯曲.通过检测微悬臂梁和衬底形成的一个可变电容变化可以得知微悬臂梁的弯曲情况,从而可以探测红外辐射的信息.利用外部测试设备对单元探测器进行测试表明微悬臂梁对红外辐射有很高的响应.     

二极管非制冷红外探测器及其读出电路设计

针对非制冷红外技术的低成本高性能应用,提出了基于SOI的二极管红外探测器及其读出电路的集成设计方案。阐述了二极管非制冷红外探测器的基本原理和工艺实现。对探测器的电学特性进行理论推导,得出读出电路的设计指标。采用连续时间自稳零电路结构实现探测器输出信号的低噪声低失调放大,采用级联滤波器以减弱开关非理想因素的影响,并采用片内电容采样保持,使得I/O引脚数较少,从而减小版图面积。采用spectre工具进行仿真,在CSMC 0.5 m 2P3M CMOS工艺下实现。结果表明:读出电路性能良好,闭环增益为65.8 dB,等效输入噪声谱密度为450 nV/Hz,等效输入失调电压100 V以内,功耗为5 mW,能实现探测器信号的准确读出。     

非制冷红外焦平面CMOS读出电路设计

在过去的10年里红外焦平面阵列成像技术逐渐进入了成熟期,从红外焦平面的发展背景出发,简要介绍了一种新颖的非制冷焦平面成像技术,论述了读出电路在红外焦平面信号传输中的作用并介绍了其基本框图,分析了国内外焦平面读出电路的现状,最后提出了一些在红外焦平面阵列读出电路设计中所需要注意的问题。     

国外非制冷红外焦平面阵列探测器进展

非制冷红外焦平面阵列探测器是目前发展最为迅速的红外探测器种类之一,并已广泛渗透到军事和民事应用中.本文重点阐述几种国外具有代表性的非制冷红外焦平面探测器的现状及其发展趋势.     

非制冷红外焦平面探测器及其技术发展动态

非制冷红外焦平面探测器是热成像系统的核心部件。介绍了非制冷红外焦平面探测器的工作原理及微测辐射热计、读出电路、真空封装三大技术模块,分析了影响其性能的关键参数。与微测辐射热计设计相关的重要参数包括低的热导、高的红外吸收率、合适的热敏材料等;读出电路的传统功能是实现信号的转换读出,近年来也逐渐加入了信号补偿的功能;真空封装技术包括了金属管壳封装、陶瓷管壳封装、晶圆级封装和像元级封装。列举了国内外主要厂商的非制冷红外焦平面探测器的技术指标及近年来的最新技术进展,总结了非制冷红外焦平面探测器的技术发展趋势。     

非制冷红外焦平面阵列读出电路设计

针对SOI二极管型非制冷红外探测器,设计了一种新型读出电路(ROIC)。该电路采用栅调制积分(GMI)结构,将探测器输出电压信号转化为电流信号进行积分。设计了虚拟电流源结构,消除线上压降(IR drop)对信号造成的影响。电路采用0.35μm 2P4M CMOS工艺进行设计,5V电源电压供电。当探测器输出信号变化范围为0~5mV时,读出电路仿真结果表明:动态输出范围2V,线性度99.68%,信号输出频率5MHz,功耗116mW。     

微悬臂梁非制冷红外探测器的研究

摘要本文介绍基于标准硅工艺的非制冷红外探测器的设计和建造。由于氮化硅和金的热膨胀系数有很大的差别,用这两种材料做成的双材料片在红外辐射下会发生热弯曲。用偏振光对弯曲程度进行检测,在CCD上呈现偏振光的干涉图案。它完全消除了由电路引入的噪声。目前能够实现的噪声等效温差(NEDT)在1K左右,但其理论值仅为几mK。     

基于MOSFET漏电流温度特性的室温红外探测器

基于MOSFET的漏电流温度特性，提出了一种可与CMOS工艺兼容的新型室温红外探测器。它采用在SOI衬底上实现的MOSFET作为探测红外灵敏元，在MOSFET的钝化层上制作可提高红外吸收率的光学谐振腔，并利用硅微机械加工技术将SOI的隐埋氧化层悬空，形成热绝缘微桥结构。MOSFET在担当探测红外辐射灵敏元的同时，又作为放大处理电路的一部分，简化了电路。分析表明，探测器的探测率可高达10^9-10^10cmHz^1/2W^-1.     

新型无TEC的非制冷IRFPA读出电路研究

为了降低非制冷红外焦平面阵列的功耗,研究了去除热电制冷器（TEC）等温度稳定装置的读出电路。通过对微测辐射热计的电阻温度特性的分析,设计了一种新型无需温度稳定装置的读出电路,该电路的Flash存储器存储不同温度下的校正系数,温度传感器实时检测探测器的环境温度,从Flash中取出相应的温度校正系数送入数模转换器(DAC),通过DAC的电压输出来控制探测器偏流以进行环境温度补偿。HSPICE模拟结果表明,电路输出与探测器工作的环境温度无关,系统的总功耗下降了80%,同时电路噪声保持在一个较低的水平。     

甚高灵敏度红外探测器读出电路实现方法研究

随着红外焦平面技术的不断发展,红外焦平面探测器应用领域越来越广泛,这对红外焦平面探测器灵敏度提出更高的要求。本文首先分析了传统TDI型读出电路的降噪原理,通过仿真、测试及理论分析论述了传统TDI型读出电路提高红外探测器灵敏度的局限性,并计算出传统TDI型红外探测器所能实现的最优NETD值为4.19 mK。随后分析了像素级数字化TDI型读出电路的噪声来源及如何降低各类噪声,通过仿真结果结合理论计算得出像素级数字化TDI型红外探测器在应用32级TDI时NETD可达到亚毫K级,能够实现甚高灵敏度红外探测器的需求。     

非致冷红外焦平面阵列读出电路的设计和SPICE模拟

读出电路是非致冷红外焦平面阵列的核心部件之一,对电路进行SPICE模拟是验证电路的重要手段.针对近年来得到迅猛发展的微测辐射热计(VOx)非致冷红外焦平面阵列的特点,提出了相应CMOS读出电路的设计方案,并用PSpice 9.2给出了4×4 CMOS读出电路的实现和精确的模拟结果.模拟结果表明,该方案是适合微测辐射热计非致冷红外焦平面阵列读出电路一种较为理想的形式,同样也适合于大阵列(如160×120和320×240)的CMOS读出电路.     

新型SiO2栅介质非晶硅薄膜晶体管室温红外探测器

对用作室温红外探测敏感单元的非晶硅薄膜晶体管进行了研究,提出了一种新型SiO2栅介质非晶硅薄膜晶体管室温红外探测器。该探测器的基本工作机理与传统的SiN2栅介质薄膜晶体管相类似,但在器件性能方面不仅具有较高的响应度,而且具有更好的温度稳定性;在制作工艺方面具有更高的工艺重复性和栅介质淀积的均匀性。     

新型SiO2栅介质非晶硅薄膜晶体管室温红外探测器

对用作室温红外探测敏感单元的非晶硅薄膜晶体管进行了研究，提出了一种新型SiO2栅介质非晶硅薄膜晶体管室温红外探测器。该探测器的基本工作机理与传统的SiNx栅介质薄膜晶体管相类似，但在器件性能方面不仅具有较高的响应度，而且具有更好的温度稳定性；在制作工艺方面具有更高的工艺重复性和栅介质淀积的均匀性。     

A readout integrated circuit based on DBI-CTIA and cyclic ADC for MEMS-arraybased focal plane

A readout integrated circuit (ROIC) for a MEMS (microelectromechanical system)-array-based focal plane (MAFP) intended for imaging applications is presented. The ROIC incorporates current sources for diode detectors, scanners, timing sequence controllers, differential buffered injection-capacitive trans-impedance amplifier (DBI-CTIA) and 10-bit cyclic ADCs, and is integrated with MAFP using 3-D integration technology. A small-signal equivalent model is built to include thermal detectors into circuit simulations. The biasing current is optimized in terms of signal-to-noise ratio and power consumption. Layout design is tailored to fulfill the requirements of 3-D integration and to adapt to the size of MAFP elements, with not all but only the 2 bottom metal layers to complete nearly all the interconnections in DBI-CTIA and ADC in a 40 μm wide column. Experimental chips are designed and fabricated in a 0.35 μm CMOS mixed signal process, and verified in a code density test of which the results indicate a (0.29/-0.31) LSB differential nonlinearity (DNL) and a (0.61/-0.45) LSB integral nonlinearity (INL). Spectrum analysis shows that the effective number of bits (ENOB) is 9.09. The ROIC consumes 248 mW of power at most if not to cut off quiescent current paths when not needed.