Gardner算法实现基带信号位同步技术探讨

利用Gardner算法实现基带信号位同步,能比较好地解决基带信号频率与本地时钟频率不同步的问题。系统位同步环路由插值器,TED误差检测器,环路滤波器和控制器组成,利用对经本地时钟采样后的基带信号内插产生的误差信号经TED,环路滤波传送到控制器,再从NCO提取误差控制参数反馈到内插器,不仅可以计算出最佳插值位置,也可以得到具体最佳值的大小。实际验证该系统具有良好的性能,且结构简单,易于实现,适用于高速数字接收机的调制解调系统。     

自噪声抑制Gardner算法及位同步环路设计

位同步技术是空间激光通信和测控一体化的关键技术之一,位同步的精确与否直接影响整个系统的性能。针对空间激光通信位同步技术中基于Gardner定时误差估计算法易受系统自噪声干扰,提出了一种自噪声抑制Gardner算法,同时基于此算法提出一种位同步环路。通过对算法理论分析与环路建模仿真结果表明,在Eb/N0大于9 dB情况下,提出自噪声抑制Gardner算法与位同步环路能够有效地降低同步过程中由于系统自噪声引起的定时抖动,并且拥有更快的位同步建立的时间。     

一种16倍采样的Gardner定时同步方法

DVB-S2X(The second generation Digital Video Broadcasting by Satellite Extensions)标准给出了高至256阶的APSK(Amplitude Phase Shift Keying)调制方式,对解调端的符号定时同步、帧同步和载波恢复都提出了更高的要求。结合DVB-S2X技术手册的建议,在经典的基于4倍符号速率采样的Gardner定时同步的基础上,提出了一种在定时同步环路前端加预滤波器并将原来的单路插值扩展到4路插值的基于16倍采样的同步方法。介绍了该方法的思想和结构并进行了仿真实验,结果表明该方法相比于经典Gardner方法有更好的误码性能,在高阶调制的情况下表现尤为突出。     

Gardner定时同步环路参数设计及性能分析

以数字锁相环理论为依据,对Gardner定时误差检测器反馈定时环路参数的设计进行了深入研究,基于MATLAB对一阶、二阶环路性能进行了仿真,重点分析了环路阶数和等效噪声带宽对系统性能的影响,得到了等效噪声带宽与定时同步环路性能的关系,为定时同步环路的设计提供了理论依据。     

一种全数字接收机的定时同步与载波大频偏估计方法设计与实现

文章根据实际需求采用了先校正频偏然后再进行定时同步的方法。其中,频率估计采用了分段FFT相位差法,该方法不需要位定时辅助,可以对大频偏进行估计;定时同步采用了便于工程实现的Gardner定时同步环,插值器选用了结构简单插值精度高的三角函数内插法。     

基于Laurent分解的GMSK定时同步环路

定时同步是数字调制信号接收不可或缺的环节。对于GMSK信号定时同步,现有算法多为数据辅助或前馈类算法。从GMSK信号的Laurent分解出发,结合Gardner定时同步环路,提出了一种基于Laurent分解的GMSK信号定时同步环路。该环路采用2 bit差分来提取定时误差,用于控制内插时刻,环路简单,运算量小,易于工程实现。仿真结果表明,即使对于小BT值GMSK信号,该方法依然可以有效提取定时误差,且具有较强的抗噪声性能。     

ATSC全数字接收机的符号定时同步方法

描述了以8-ASK作为调制方式的ATSC全数字接收机解调中定时同步问题的解决方法:通过采用基于Farrow结构的sinc()响应FIR,Gardner算法的定时误差检测方法,实现了符号同步.Matlab仿真表明,Gardner算法适用于ATSC接收机的符号同步设计.     

Gardner定时同步环路自噪声消减算法研究

为了解决Gardner定时同步环路自噪声较大的问题,对现有的各种自噪声消减算法进行了归类研究,将其划分为算法修正类和波形预处理类两类,并分别进行了理论和仿真分析,得到了各类算法性能的对比结果及与性能限的差距,最后分析了各类算法的实际应用场景及未来的研究方向。     

一种并行的定时同步环路实现研究

定时恢复是全数字接收机中的核心部分之一,其处理速度制约了整个接收机的最高处理速度。在传统Gardner定时环路的实现基础上,提出了一种适用于高速数字接收机中定时同步环路的并行控制方式。它通过采用并行处理的方法,为符号同步环路中的内插滤波器提供插值相位来实现插值功能,并且降低了定时同步环路的工作时钟。 MATLAB仿真证明这种插值滤波控制器在降低定时同步环路工作时钟频率的同时,定时恢复性能并未受到影响。     

基于FPGA的内插定时恢复算法的实现

提出了一种基于FPGA的内插定时恢复算法的实现方法,重点分析了算法中的内插滤波器、定时误差检测器、环路滤波器和控制器等模块的原理。通过用Simulink对算法进行仿真,从而了解并掌握模块的工作过程,且对这四个模块进行FPGA的设计,在QuartusⅡ 9.1平台上对内插法中的各模块的设计进行了仿真。     

L-DACS1系统定时同步的FPGA设计与实现

针对航空信道的复杂性和对信号干扰较大的问题,利用L-DACS1反向链路随机接入帧结构的特点,研究了粗定时同步与精定时同步的算法,并基于现场可编程门阵列（FPGA）在Apex-CPCI-5610通信开发板上实现了这种算法,应用于实际的项目上.测试结果表明,该方法能够精确得到定时同步的位置且系统工作稳定,能够满足L-DACS1系统的设计要求.     

L-DACS1系统定时同步的FPGA设计与实现

针对航空信道的复杂性和对信号干扰较大的问题,利用L-DACS1反向链路随机接入帧结构的特点,研究了粗定时同步与精定时同步的算法,并基于现场可编程门阵列(FPGA)在Apex-CPCI-5610通信开发板上实现了这种算法,应用于实际的项目上。测试结果表明,该方法能够精确得到定时同步的位置且系统工作稳定,能够满足L-DACS1系统的设计要求。     

高速光OFDM符号定时同步在FPGA上的设计与实现

提出了一种在非全局时钟光正交频分复用通信系统中的符号定时同步的高速并行算法,并阐述了该算法在现场可编程门阵列(FPGA)上的实现过程,分析频偏对系统性能的影响,并提出了补偿方法。在25km标准单模光纤通信系统中,运用该同步算法实现了2.667Gb/s数据实时传输。     

基于FPGA的改进积分型位同步环设计

介绍了积分型位同步环的原理。针对相位抖动的问题,提出了积分型位同步环的改进方案。采用模块化的设计思想,利用VHDL语言设计了改进的积分型位同步环,并在Xilinx的FPGA器件XC3S200-4FT200上进行了实现。利用Modelsim6.0软件对改进前后的位同步环进行了仿真测试,仿真结果表明,改进的位同步环可有效减少相位抖动,满足性能要求。     

Trigonometric polynomial interpolation for timing recovery

In an all-digital timing-adjustment system for digital modems, interpolation can be employed to recover samples that are synchronous with the data symbols. In this paper, a novel interpolation method is described for such systems. Instead of approximating a continuous-time signal with a conventional (algebraic) polynomial and computing the synchronized samples using a Farrow structure, a trigonometric polynomial is employed. It is demonstrated that this approach produces a particularly simple implementation structure, reduces computational delay and, for practical signals, can improve the interpolation performance. Moreover, to recover a synchronized sample from existing samples, given a timing offset, it is shown that the method can be optimized such that a recovered sample's interpolation error is minimized for that specific timing offset value. The input signal's spectrum is also taken into account. Simulation results indicate that the method can achieve the best performance among all state-of-the-art methods tested. In addition, the optimal interpolator can be implemented without increased hardware requirements.     

GSM的下行同步算法设计与FPGA实现

本文在分析GSM通信系统中小区初始搜索中的定时同步原理的基础上,提出了一种基于FFT的GSM下行同步算法和FPGA实现GSM粗同步和精同步的高实时性实现方案,并使用Modelsim和MATLAB对算法的正确性进行了仿真验证;最后在Altera Cyclone III FPGA硬件平台进行了板级调试和实时数据验证,结果表明该同步算法切实可行且实时性好、稳定度高。     

基于PXI总线的定时同步控制器设计与实现

目前多通道、分布式自动测试系统集成领域对同步测量精度要求日益增高,而PXI总线在同步方面具有明显优势。本文利用PXI总线本地触发线和星形触发线两种同步方式,设计了一款控制器,能够生成具有50ppb高度稳定性的OCXO PXI系统参考时钟,生成高精度1M^105M的DDS时钟,实现星形触发线间延时皮秒级,为基于PXI总线构建的自动测试系统实现高精度同步提供有力支撑。     

基于FPGA精确时钟同步SOPC设计与实现

随着控制网络技术的发展,分布式控制系统对时钟同步的要求越来越高。当前的时钟同步系统通常是使用软件的方式,在网卡驱动时打上时间戳,然后根据时钟同步协议IEEE1588算法进行时钟同步。然而操作系统、网卡时槽的延迟和时钟晶振的偏移等因素的影响导致时钟同步精度只能达到微秒级,为了满足工业控制总线时钟精度的要求,本文提出了基于FPGA的时钟同步、时钟补偿和最佳主时钟的算法,通过搭建测试平台,最后使系统的时钟同步精度达到了纳秒级。     

Filter digitization based on polynomial interpolation

Describes a polynomial interpolation based filter digitization technique which aims to preserve an analog system's frequency response. It is shown that the procedure is capable of digitizing non-bandlimited, including highpass, analog filters. In most cases considered, it results in digital filters whose frequency response is closer to the frequency response of the analog filter than that of filters designed using impulse invariance or the bilinear transformation