CRC校验码并行计算的FPGA实现

用软件实现CRC校验码计算很难满足高速数据通信的要求,基于硬件的实现方法中,有串行经典算法LFSR电路以及由软件算法推导出来的其它各种并行计算方法。以经典的LFSR电路为基础,研究了按字节并行计算CRC校验码的原理,并以常见的CRC-16和CRC-CCITT为例,用VHDL语言进行了可综合设计。结果表明这种实现方法在速度和占用资源方面优于常见的设计,适合在FPGA中实现CRC校验码的计算。     

FPGA上实现CRC16纠错编码并行计算的探讨

针对以往效率较低的串行计算CRC16 CCITT校验码的算法,研究了其计算效率低下的原因,并引入了一种通用的并行算法。在Quartus II下使用Verilog HDL实现了该算法并进行了仿真,使用Nios II自定义指令分析了采用并行算法对串行算法的性能改进。最后,通过多级流水线技术对基本并行电路进行改进和仿真,揭示了利用流水线技术提高存在反馈结构的逻辑电路Fmax存在的问题,并提出了应对的方法。仿真的结果表明,采用改进后的多级流水线电路可以大幅提高并行计算电路Fmax,进而提升CRC16 CCITT校验码计算的效率。     

循环冗余校验码并行算法的研究与实现

通过对传统串行CRC（循环冗余校验）电路中各移位寄存器状态的观察与分析,推导出并行算法的逻辑关系式,使用Verilog-hdl语言实现了并行算法并给出了仿真结果,仿真结果表明与串行算法相比并行算法提高了校验速率。     

电话网远程通信中CRC校验码的设计及实现

本文介绍了基于电话网远距离分布式测控系统的通信方法，重点介绍了传输协议中CRC循环校验码校验原理，CRC码的生成，检测方法及其在Dephi环境中的实现，并给出了实例。     

CRC编解码器及其FPGA实现

循环冗余校验(CRC)是一种广泛应用的差错控制的方法.本文在简要介绍CRC编码原理及其常用实现方法的基础上,提出了一种基于字节型递推(公式法)法的CRC编解码器算法,并给出了它的FPGA实现方案.目前,该算法已被应用于一种基于串行通信的多机系统中,系统的误码率得到了很好的控制.     

用VB实现计算机通讯中的CRC算法

本文介绍了ＣＲＣ校验的基本原理及其得法，并给出用ＶＢ编程语言实现该算法的实际例子，同时提示了ＶＢ语言位操作能力和技巧。     

基于FPGA的CRC算法的实现

CRC校验是一种数据通信中广泛应用的检错方法。在多种通信协议的帧结构中有一个16位或32位的FCS,就是利用CRC编码保证数据帧的无误传输。本文阐述了CRC算法的基本原理,并基于实际系统需要,在FPGA中实现了CRC算法。     

CRC校验的C语言实现

本文对CRC校验原理作了简单介绍,并介绍通过查表法实现CRC校验的方法,并给出了实现查表法的C函数和部分CRC的余式表.     

用模2除法计算32位CRC校验码的微机软件实现研究

本文介绍用模2除法计算生成多项成为CRC-32的CRC校验码的微机编程方法，并且给出了一个完整程序示例。     

ARM微控制器快速实现ModBus协议中的CRC校验

通过软件并行计算来模拟硬件串行电路计算CRC校验码的输出结果,用于提高ModBus通信协议中CRC校验程序的执行效率,并由高效的ARM汇编语言封装而成的函数来实现.程序代码的运行时间和存储空间均超过常见的高度优化的查表法.     

某测控系统基于PL/M-51语言的CRC算法

介绍了循环冗余校验CRC的差错控制原理,对CRC算法进行了理论分析,提出了快速直接计算法对三字节序列进行简单快捷的CRC计算,给出了实现CRC-16算法的软件流程图,并用PL/M-51语言编写了软件程序,在某测控系统研制过程中进行了使用验证。     

HT总线的并行CRC-32计算原理及其实现

本文介绍了HT总线CRC-32的计算原理,推导了8位HT链路的CRC-32并行计算算法,用XilinxXCA000-5芯片实现并验证了该并行算法的正确性。     

基于FPGA的18b20的CRC校验码的并行算法及实现

在分析串行结构的CRC生成算法的基础上,研究了一种高效的8位并行CRC-8校验码生成算法。并且采用FPGA器件与Verilog语言,实现了18b20的56位地址码的CRC-8的校验模块。     

CRC-16算法及其单片机实现

提出了一种基于单片机实现的CRC并行算法。该算法仅占用系统少量的存储空间,易于实现。CRC校检码通过一系列异或运算获得,算法采用汇编语言编程后由8051 IP核调用,通过Synplify软件对IP核进行综合,最后导入Quartus II软件进行功能仿真。仿真结果表明所提出的CRC算法在特定的时钟频率下可以有效地运行。     

基于FPGA的内置并行CRC校验的UART

基于串行异步收发器(UART)的通信中经常用到循环冗余校验(CRC),常见的CRC校验电路多为串行校验,校验所需时钟周期较多,基于查找表或输入矩阵转换的并行算法,需要存储余数表,占用大量的硬件资源.该文利用输入和校验多项式的逻辑关系,成功地将基于字节的并行CRC校验算法运用于UART控制器中,在Xilinx公司的可编程门阵列(FP GA)芯片上验证通过,可实现连续多个字节校验.校验一个bit需要1/8时钟周期,降低了校验所需时钟频率,提高了通信的效率,保证了通信的可靠性.     

基于FPGA的CRC并行算法研究与实现

循环冗余校验(CRC)算法广泛应用于通信领域以提高数据传输的可靠性.针对通信过程中常用的CRC校验,介绍了CRC的编码和解码原理,分析了CRC的经典算法的实现过程,并在此基础上提出了基于FPGA的CRC并行处理算法.采用VHDL语言对算法完成建模与实现,并以Altera公司开发的EDA工具QuartusII8.0作为编译、仿真平台进行了仿真验证.电路的综合结果表明,该方法具有更少的资源占用量和更高的工作效率.     

基于字节的循环冗余校验算法及FPGA实现

循环冗余校验码CRC编译码方法简单,检错、纠错能力强,误判概率低,已成为各种差错控制中最常用的一种编码检验方式.介绍了基于字节的CRC编码原理及校验规则,使用硬件描述语言VHDL实现CRC编码,完成了CRC编码器的FPGA实现.     

A TM网络中高速计算CRC-32算法及其并行实现

在通信领域循环冗余码CRC检验技术得到了广泛的应用。ATMCRC-32出错率低,非常适用于重要数据的传输。但是CRC-32多项式阶数为32,项数高达15远远多于普通CRC多项式,因而难以实现高速计算。为提高高速链路上数据吞吐率采取按字节计算CRC的算法,还是不能有效地提高计算速度。文章提出了一种克服CRC-32计算固有复杂度的方法,加速了AAL5信息的传输。