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随着现代高速数字电路的快速发展,同步开关噪声(SSN)问题变得越来越突出。该文提出了一种适用于高速数字电路中抑制同步开关噪声的新型宽带平面电磁带隙(EBG)结构,并用Ansoft HFSS软件对该电磁带隙结构进行数据仿真分析。仿真结果表明,在抑制深度为-30dB时,其阻带范围为0.2~5.6 GHz,与传统的L-bridge型电磁带隙结构比较,阻带下限截止频率下降了500 MHz,阻带带宽增加了1.4GHz,相对带宽增加了38.1%,且能全向抑制同步开关噪声。 相似文献
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《固体电子学研究与进展》2016,(5)
基于NEDI 0.15μm E/D GaAs PHEMT工艺,研制出了一款集成了6位移相器、6位衰减器和24位串转并数字驱动器的X-Ku波段宽带幅相控制多功能芯片。其中衰减器采用了电容补偿T型开关衰减结构和电感校正π型开关衰减结构,具有衰减精度高和相位变化小等优点。24位串转并数字电路极大地减少了MMIC控制线的数目,且具有存储两个控制码的能力。测试结果表明:在8~18GHz频带内,插入损耗为-9.8~-12.2dB,移相误差均方根值(RMS)小于8°,移相幅度均衡小于±1.2dB。衰减误差RMS小于1.2dB,衰减附加相移RMS小于6°,输入输出驻波小于1.8。24位串转并数字电路时钟频率为17 MHz,高低电平的阈值电压分别为3.6V和3.4V。 相似文献
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在研究了JEDEC制定的DDR2标准的基础上,基于对DDR2快速测试的目的,设计了一种带自测功能的新型DDR2控制器。该控制器既拥有常见的控制时序、刷新、初始化等功能,又可以在没有外部激励的情况下对DDR2进行测试。整个设计完全遵循JEDEC标准,采用自顶向下的设计方法,通过异步FIFO进行跨时钟域的信号通讯,接口部分兼容FPGA的MCB模块,可以实现和MCB的简单替代,最后用verilog语言进行描述并通过仿真验证和FPGA验证.达到了较高的性能和实现了要求的功能。与常见的控制器相比,本设计虽然增加了自测试功能,但综合后的面积只增加10%。 相似文献
85.
本文立足51单片机的总线扩展时序,运用CPLD实现51单片机的扩展电路系统,实现类似SOPC的电路结构系统。主要包含总线扩展电路、IO读写扩展电路、显示扩展电路、LCD控制电路和外部中断扩展电路等。通过一片CPLD芯片几乎可以实现任何外设的电路扩展,另外该CPLD电路板还可以单独实现数字电路的实验教学与应用,具有较强的教学应用价值。 相似文献
86.
高速数字电路的FPGA实现技巧 总被引:3,自引:3,他引:0
高速数字电路是工程设计的一个难点和重点;FPGA和EDA工具提供了实现高速数字电路的资源和技术,把高速数字电路设计与FPGA技术相结合,依靠FPGA芯片和EDA工具所提供的功能来设计高速数字电路,将大大简化高速数字电路的设计难度和工程时间;在FPGA实现高速数字电路的过程中经常遇到的3个问题:时钟偏移、同步器的亚稳态性,以及高速传输接口的处理;在深入理解亚稳态,时钟偏移的产生机理和充分利用FPGA和EDA软件的基础上,可以比较快速地解决以上问题. 相似文献
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主要介绍电子设计自动化EDA技术的仿真软件Multisim的主要功能特点,并通过该软件对基于555定时器设计的多谐振荡器的波形仿真这一实例来进一步说明它在数字电路设计中的应用.在与传统实验进行对比的同时得出其也具有局限性的结论. 相似文献