三值动态和静态广义时序机理论

该文在三值电路三要素理论的基础上提出了三值动态和静态广义时序机理论。首先找出三值状态图和电路方程间的关系,该关系既适用于静态电路,又适用于动态电路。对静态电路文中推导出各型三值触发器完整特性方程,它描述了触发器全时刻的行为,用以代替常规特性方程,使三值同步和异步时序电路统一。对动态电路该文用电容代替触发器存储三值信息,实现三值动态时序电路(特别是三值同步动态时序电路,属于非触发器式的时序电路)。因动态电路和静态电路主要差别是负载行为,故此可以在三值电路三要素理论和广义时序机理论下统一三值动态和静态,同步和异步时序电路。     

一种基于状态转换图的时序电路等价验证算法

提出一种基于状态转换图的时序电路等价验证算法。此算法通过验证两时序电路的状态转换图是否同构．得到两电路是否等价的信息。若两状态转换图同构，则两图中的状态可一一匹配为等价状态对，算法将状态转换图存储为待验证等价状态对的形式，若所有待验证等价状态对均为等价，则两时序电路等价，反之，则不等价。此算法对ISCAS89测试电路进行验证，与基于BDD方法的SIS系统和基于时间帧展开算法相比，均有较好的结果。     

使用布尔可满足性的组合电路等价性验证算法

该文提出了一种使用布尔可满足性SAT的新颖组合电路等价性验证技术。算法是在联接电路(Miter circuit)中进行推理来简化验证问题,推理中使用了与／非图结构简化、BDD扩展、隐含学习多种方法,最后使用有效SAT解算器zChaff解决验证任务。该算法综合了BDD和SAT的优点,限制BDD构建大小避免了内存爆炸,推理简化减小了SAT搜索空间。ISCAS85电路实验结果表明了本算法的有效性。     

任意值数的时序逻辑电路设计

本文提出了一种值数可任意扩展的多值逻辑存贮单元——DYL多值D触发器。文中将二值时序电路设计方法推广到多值逻辑系统中,运用DYL电路的线性与或门和阈门以及多值D触发器,实现了任意值数的时序逻辑电路设计。     

施密特电路的时序特征及门级设计

该文根据施密特电路对输入信号具有两种检测阈值的工作特点,提出了施密特电路与用作存贮元件的触发器之间具有相同的时序特征。利用时序电路的设计方法,本文系统地研究了基于集成门电路的各种施密特电路,并发现了一些新的设计方案。PSPICE模拟证明所设计的电路具有理想的施密特电路特性。     

基于模代数的三值维持阻塞触发器及其应用

本文给出了基于模代数理论的三值维持阻塞触发器,并将其应用到时序逻辑电路设计中。由于多值模代数中的两个基本运算和运算结果均为多值信号,所以它的应用避免了以往在采用基于Ｐｏｓｔ代数的三值触发器时,由于输入、输出信号不匹配而必须增加附加编码电路的问题。设计实例表明,该触发器具有更强的逻辑功能,它使得移位寄存器类的时序电路设计得以显著简化。     

动态时序电路和广义时序机

本文基于用广义输入信号表示的广义时序机，研究动态时序电路，考虑电容负载时得出动态单元电路特征方程，利用电容存储信息和触发器的类似性，建立了时序电路统一理论，将常规时序电路和动态时序电路理论统一起来，证明实现动态时序电路的条件，结合实例论述各型动态时序电路，伪动态时序电路和静态时序电路的开关级结构间的等价转换。     

一种提高芯片良率的时序电路缓冲器插入算法

针对集成电路工艺参数波动影响芯片良率的问题,提出一种提高芯片良率的时序电路缓冲器插入算法.该算法通过蒙特卡罗仿真模拟流片后的芯片,确定时序电路中可插入缓冲器的最佳位置,在保证良率的前提下,降低了面积及成本损耗.算法经过ISCAS89的基准电路和TAU2013的电路进行仿真验证,结果表明插入缓冲器的数量小于等于触发器数量的1%,良率提高高达35.98%.     

第六章 时序电路的分析与综合

逻辑电路基本上分为两大类:组合电路和时序电路,在第三章,组合电路已进行过较详细的讨论。在这一章,主要介绍时序电路的概念以及时序电路的分析和综合,前面几章讨论的触发器和移位寄存器等都是时序电路,在后面将讨论的计数器和可编程序的逻辑阵列(PLA)等也都是时序电路,可以这样粗略地认为,如果门电路是组合电路的基本元     

绝热电路稳定性和三时钟绝热同步时序电路

因为稳定性对绝热同步时序电路实现的重要性，该文首先提出绝热记忆电路的稳定性条件。依据稳定性条件，该文证明三相时钟是满足电路稳定性的最小值。在此基础上该文又提出三相时钟绝热动静态触发器，用此触发器设计出带有反馈清0的绝热可变计数电路。最后用计算机模拟程序检验绝热触发器和可变计数电路的结果。     

Design of testable sequential circuits by repositioning flip-flops

This paper presents a technique to enhance the testability of sequential circuits by repositioning flip-flops. A novel retiming for testability technique is proposed that reduces cycle lengths in the dependency graph, converts sequential redundancies into combinational redundancies, and yields retimed circuits that usually require fewer scan flip-flops to break all cycles (except self-loops) as compared to the original circuit. Our technique is based on a new minimum cost flow formulation that simultaneously considers the interactions among all strongly connected components (SCCs) of the circuit graph to minimize the number of flip-flops in the SCCs. A circuit graph has a vertex for every gate, primary input and primary output. If gatea has a fanout to gateb, then the circuit graph has an arc from vertexa to vertexb. Experimental results on several large sequential circuits demonstrate the effectiveness of the proposed retiming for testability technique in reducing the number of partial scan flip-flops.     

SEChecker: A Sequential Equivalence Checking Framework Based on ${K}$th Invariants

In recent years, considerable research efforts have been devoted to utilizing circuit structural information to improve the efficiency of Boolean satisfiability (SAT) solving, resulting in several efficient circuit-based SAT solvers. In this paper, we present a sequential equivalence checking framework based on a number of circuit-based SAT solving techniques as well as a novel invariant checker. We first introduce the notion of $k$th invariants. In contrast to the traditional invariants that hold for all cycles, $k$ th invariants are guaranteed to hold only after the $k$th cycle from the initial state. We then present a bounded model checker (BMChecker) and an invariant checker (IChecker), both of which are based on circuit SAT techniques. Jointly, BMChecker and IChecker are used to compute the $k$th invariants, and are further integrated in a sequential circuit SAT solver for checking sequential equivalence. Experimental results demonstrate that the new sequential equivalence checking framework can efficiently verify large industrial designs that cannot be verified by existing solutions.      

交叉耦合绝热动态触发器及同步动态时序电路

本文提出交叉耦合绝热动态触发器及其同步时序电路综合方法。首先利用文献[1]的电路三要素理论定量描述交叉耦合型绝热锁存器，由绝热主锁存器和从锁存器构成一个单相输入的绝热触发器。在交叉耦合型绝热触发器的基础上，本文提出绝热同步动态时序电路综合方法，用此法设计出绝热8421BCD码错码检测电路（仅用50管），总功耗小于三个绝热ADL非门的功耗，计算机模拟验证本文方法的正确性。     

基于数据选择器和D触发器的多输入时序电路设计

为了探索多输入时序逻辑电路的简便实现方法,介绍了基于数据选择器和D触发器的多输入时序逻辑电路设计技术。即将D触发器和数据选择器进行组合,用触发器的现态作为数据选择器选择输入变量、数据选择器的输出函数作为触发器的D输入信号,构成既有存储功能又有数据选择功能的多输入端时序网络。由触发器的现态选择输入变量、所选择的输入变量决定触发器的次态转换方向。该方法适合实现互斥多变量时序逻辑电路,且在设计过程中不需要进行函数化简。     

Partial Reset Methodology and Experiments for Improving Random-Pattern Testability and BIST of Sequential Circuits

Partial reset has been shown to have significant impact on test generation for sequential circuits in a stored-pattern test application environment. In this paper, we explore the use of partial reset in fault-independent testing and built-in self-test (BIST) of non-scan sequential circuits. We select a subset of flip-flops in the circuit to be resetable to logic one or zero during the application of the test vectors. The resetting is performed with random frequency. The selection of the flip-flops and the reset polarity is based on fault-propagation analysis, which determines the impact of a selected flip-flop on fault propagation from the circuits structure. Application of partial reset as described above yields an average improvement of 15% in fault-coverage for sequential circuits resistant to random pattern testing. To further enhance testability, we also present a methodology for selecting observable test points based on propagation of switching activity. Overall, high fault coverages (about 97%) are obtained for many of the ISCAS89 benchmark circuits. Thus, partial reset BIST provides a low cost alternative for testing sequential circuits when scan design is unacceptable due to area and/or delay constraints. The routing overhead for implementing BIST is seen to be about 6%.     

基于1-of-2共振隧穿数据选择器的可置位复位D触发器设计

文章以共振隧穿RT器件为主要器件,设计了上边沿触发的共振隧穿D触发器.该触发器以1-of-2共振隧穿数据选择器为核心电路,带预先置位和复位功能.此共振隧穿数据选择器电路的设计方法还能用于实现其他触发器电路,为采用基于RT器件设计触发器电路提供了一种新的并且有效简单的方法,弥补了共振隧穿电路中只能用MOBILE单元来设计时序电路的单一性,丰富了量子电路中触发器的类型.     

Low-power sequential circuit design using T flip-flops

This paper presents a novel circuit design technique to reduce the power dissipation in sequential circuits by using T flip-flops. The unwanted triggering action of the master clock to flip-flops can be isolated during T = 0. An example design of a decimal counter demonstrates the large power saving and improved performance of the resulting circuit.     

基于电路定量理论的五值门电路和触发器设计

提出六值代数 ,建立五值电路三要素理论 (信号 ,网络和负载理论 ) ,作为定量研究五值电路的数学工具。在此基础上 ,首先用δ展开法由五值门函数设计了五值门电路的元件级结构。接着由 D触发器的特征方程设计了动态和静态五值 D触发器的二种电路结构。计算机模拟验证了上述理论和依此理论设计的电路的正确性。     

一种可逆有限状态机的电路设计

不同以往通过重构电路行为实现可逆有限状态机方法,本文提出了一种可逆有限状态机的电路结构.该电路主要包括次态与输出计算电路以及状态预置与采样锁存电路两部分,且提出的可逆有限状态机电路中不存在独立的可逆触发器,但可以实现可逆JK,D,T等触发器功能.同时,文中也提出了基于该可逆有限状态机电路的可逆时序电路综合方法,并用实例进行了验证.相比于基于行为重构的可逆有限状态机的综合方法,本文提出的综合方法可以避免原始状态机的逆状态机的求解和增加额外的信号位,从而使得综合过程变得更加简单.