基于差分传输管预充电逻辑的功耗恒定性电路改进设计

通过分析差分传输管预充电逻辑(DP2L)的电路结构,发现该电路还无法达到完全的功耗恒定特性,仍然存在被功耗攻击的风险。针对该问题,该文对DP2L的电路结构进行改进,并用Hspice对改进前后的电路进行模拟仿真测试。实验表明:改进后的DP2L电路结构具有更好的功耗恒定特性,更能满足该逻辑电路的设计要求。     

DES芯片抵御高阶差分功耗分析攻击方法研究

分析独特的屏蔽方法及改进方法的不足,提出了逻辑层和算法层相结合抵御高阶差分功耗分析攻击的新方法,并给出芯片半定制设计流程.芯片关键部分电路采用自定义功耗恒定逻辑单元实现,非关键部分电路采用CMOS逻辑以减少功耗和面积.整体电路采用独特的屏蔽方法自定义轮实现.结果表明芯片能够抵御高阶差分功耗分析攻击,运算速度与现有方法相当,而所需资源比现有方法少.     

DES芯片抵御高阶差分功耗分析攻击方法研究

分析独特的屏蔽方法及改进方法的不足,提出了逻辑层和算法层相结合抵御高阶差分功耗分析攻击的新方法,并给出芯片半定制设计流程.芯片关键部分电路采用自定义功耗恒定逻辑单元实现,非关键部分电路采用CMOS逻辑以减少功耗和面积.整体电路采用独特的屏蔽方法自定义轮实现.结果表明芯片能够抵御高阶差分功耗分析攻击,运算速度与现有方法相当,而所需资源比现有方法少.     

基于低功耗的BIST测试生成结构优化设计

针对内建自测试(Built-In Self-Test,BIST)技术的伪随机测试生成具有测试时间过长,测试功耗过高的缺点,严重影响测试效率等问题,提出一种低功耗测试生成方案,该方案是基于线性反馈移位寄存器(LFSR)设计的一种低功耗测试序列生成结构--LP-TPG(Low Power Test Pattern Generator),由于CMOS电路的测试功耗主要由电路节点的翻转引起,所以对LFSR结构进行改进,在相邻向量间插入向量,这样在保证原序列随机特性的情况下,减少被测电路输入端的跳变,以ISCAS'8585基准电路作为验证对象,组合电路并发故障仿真工具fsim,可得到平均功耗和峰值功耗的降低,从而达到降低功耗的效果.验证结果表明,该设计在保证故障覆盖率的同时,有效地降低了测试功耗,缩短了测试序列的长度,具有一定的实用性.     

超深亚微米CMOS工艺参数波动的测量电路

分析了超深亚微米工艺参数波动对电路的影响;采用"放大"的思路设计了简单的用于测量超深亚微米工艺门延迟、动态功耗、静态功耗及其波动的电路,并提出了一种用于测量门延迟波动特性曲线的新型电路,该电路采用较短的反相器链可以得到超深亚微米工艺下门延迟波动特性曲线.电路在90nm CMOS工艺下进行了流片制作,得到了90nm CMOS工艺下的单位门延迟波动特性曲线.测得延迟的波动范围为78.6%,动态功耗的波动范围为94.0%,漏电流功耗的波动范围为19.5倍,其中以漏电流功耗的波动性最为严重.     

超深亚微米CMOS工艺参数波动的测量电路

分析了超深亚微米工艺参数波动对电路的影响;采用"放大"的思路设计了简单的用于测量超深亚微米工艺门延迟、动态功耗、静态功耗及其波动的电路,并提出了一种用于测量门延迟波动特性曲线的新型电路,该电路采用较短的反相器链可以得到超深亚微米工艺下门延迟波动特性曲线.电路在90nm CMOS工艺下进行了流片制作,得到了90nm CMOS工艺下的单位门延迟波动特性曲线.测得延迟的波动范围为78.6%,动态功耗的波动范围为94.0%,漏电流功耗的波动范围为19.5倍,其中以漏电流功耗的波动性最为严重.     

抗功耗攻击的逻辑电路研究

通过分析双轨电路的主要功耗泄露类型,评估了传统抗功耗攻击逻辑电路的安全性,指出其安全性漏洞。针对其漏洞,对LBDL电路进行改进,并提出了一种将改进后的电路与掩码技术相结合的MLBDL电路。Hspice仿真实验表明,MLBDL电路不仅能够消除由双轨信号布线差异引起的功耗泄露,而且能够消除由输入延时差异引起的功耗泄露,其抗功耗攻击能力显著增强。     

一种CMOS微功耗硬件可编程变阻电路

变阻电路作为电路系统中的子功能块,应用范围极其广泛。SOC（片上系统）的发展对其提出了小体积、低功耗的要求。传统开关变阻电路体积大、功耗大,因此需要从结构的角度对变阻电路进行改进。文中基于三态输入的概念,提出一种新型微功耗硬件可编程变阻电路。仅用三端硬件可编程端口,实现了26级变阻电路。使用钟控锁存器结构,在3V电压、10％占空比时钟作用下,电路功耗仅为3μW。结合运放用于线性电压设置,设置电压精度±2％。     

高性能微处理器中一种改进的高扇入多米诺电路设计与实现

设计实现了一种改进的高扇入多米诺电路结构.该电路的nMOS下拉网络分为多个块,有效降低了动态节点的电容,同时每一块只需要一个小尺寸的保持管.由于省去了标准多米诺逻辑中的尾管,有效地提升了该电路的性能.在0.13μm工艺下对该结构实现的一个64位或门进行模拟,延迟为63.9ps,功耗为32.4μw,面积为115μm2.与组合多米诺逻辑相比,延迟和功耗分别降低了55%和38%.     

高性能微处理器中一种改进的高扇入多米诺电路设计与实现

设计实现了一种改进的高扇入多米诺电路结构. 该电路的nMOS下拉网络分为多个块,有效降低了动态节点的电容,同时每一块只需要一个小尺寸的保持管. 由于省去了标准多米诺逻辑中的尾管,有效地提升了该电路的性能. 在0.13μm工艺下对该结构实现的一个64位或门进行模拟,延迟为63.9ps,功耗为32.4μW,面积为115μm2. 与组合多米诺逻辑相比,延迟和功耗分别降低了55%和38%.