一种基于复合域的ECC的快速乘法器

基于有限域上椭圆曲线公开密匙协议的离散对数计算算法正日益成为热点,而有限域上的计算尤其是乘法计算极大地影响其加/解密速度。基于ECC中有限域乘法的重要性,该文给出了一种复合域GF((2m1)m2)上的快速乘法器。该乘法器采用并行计算和串行计算相结合的原则,增加少量硬件规模将一次有限域乘法的计算速度由原来的m=m2m1个时钟周期降低到m2个时钟周期,从而极大地提高了乘法器的计算速度。     

一种伪流水线型椭圆曲线双标量乘法的FPGA实现与验证

一些重要的椭圆曲线密码算法需要计算两个输入无关的椭圆曲线标量乘法,以缩短这些算法的计算时间为目的,提出了一种伪流水线型椭圆曲线双标量乘法VLSI体系结构.并对该结构在GF(2163)上对进行FPGA实现与验证.针对此结构还设计了一种字长为w的伪流水线型字串行GF(2m)乘法器.结果显示,该系统可以在较高的时钟频率下使用约4[-m/w]-(m-1)个时钟周期数完成输入无关的双椭圆曲线标量乘法计算.和近期其他文献的结果比较,这种VLSI结构计算双椭圆曲线标量乘法使用时钟周期数最少,性能最高.     

基于分治算法的ECC乘法器结构及实现

针对椭圆曲线密码体制中的有限域乘法运算,讨论基本的串行结构、并行结构以及串并混合结构乘法器的硬件实现及存在的缺陷,提出一种改进的乘法器结构。该结构利用分治算法,通过低位宽乘法运算级联,降低运算复杂度,减少所需的时钟数。FPGA实验结果证明新结构在相同频率下有更小的面积和时间乘积。GF（2^233）域上椭圆曲线点乘采用此结构一次计算仅需0．811ms,满足椭圆曲线密码体制的应用要求。     

GF(2~m)域乘法器的快速设计及FPGA实现

有限域GF(2m)上的椭圆曲线密码体制以其密钥短、安全强度高的优点获得了广泛的重视和应用,该密码体制最主要的运算是有限域上的乘法运算。该文提出一种基于FPGA技术的多项式基乘法器的快速设计方法,并给出了面积与速度的比较分析。     

基于FPGA的高速椭圆曲线标量乘法结构

椭圆曲线密码系统是最近十几年来获得迅速发展的一类密码系统.为了提高椭圆曲线密码系统的处理速度,针对其中最关键的运算--椭圆曲线标量乘法设计并实现了一种基于FPGA的硬件结构,完成GF(2m)上的椭圆曲线标量乘法计算.该结构最大程度地对标量乘算法的内部模块进行了并行处理,缩短最大延迟路径,从而达到提高运算速度的目的.这一结构在FPGA上实现后,计算一次GF(2 163)上的椭圆曲线标量乘法只需要36μs,这一性能是目前国际上已知的基于FPGA的标量乘法器中最好的.     

基于FPGA的有限域乘法算法的分析和比较

介绍椭圆曲线密码系统和超椭圆曲线密码系统中的乘法模块,在现有的3种乘法算法基础上,设计乘法的硬件框图,并用VHDL语言加以实现,同时对其实现速度和芯片面积进行比较。实验结果表明,在4个不同乘法器的实现方案中,8 bit串并混合乘法器的整体性能较优。     

适合资源受限环境的GF(2m)域上乘法器结构

椭圆曲线密码体制因其每比特最大的安全性受到越来越广泛的重视。而有限域上的乘法运算,成为决定椭圆曲线上的标量乘法运算速度的主要因素。文中基于Massey-Omura乘法器,和另外一种并行乘法器,提出了一种新型的有反馈的并行乘法器结构,结构需要8(m-1)个异或门和(8m-7)个与门。比起原来的乘法器,门数有了很大的减少。因此这种结构比较适合资源受限的环境中应用。     

GF(2~m)域上通用可配置乘法器的设计与实现

提出了一种应用于椭圆曲线密码体制中的有限域乘法器结构,基于已有的digit-serial结构乘法器,利用局部并行的bit-parallel结构,有效地省去了模约简电路,使得乘法器适用于任意不可约多项式;通过使用数据接口控制输入数据的格式并内嵌大尺寸乘法器,可以配置有限域乘法器的结构,用以实现基于多项式基的有限域乘法运算。该结构可以有效满足椭圆曲线密码体制的不同安全需求。     

基于复合域上的椭圆曲线密码体制的计算算法

基于有限域上椭圆曲经公开密钥协议的离散对数计算算法正日益成为热点，其基本的操作是标量乘法：即用一整数乘以椭圆曲线上给定的点P。协议的主要开锁在于椭圆曲线的标量乘操作上，本文给出了3个逄法进行椭圆曲线密码系统的有效计算，第一个算法采用加－减法链的方法处理标量乘法问题；第二个算法给出了正整数n的NAF形式；第三个算法采用窗口的方法处理NAF（n）从而进一步提高加－减法链的效率，这三个算法的有机结合从银大程度上提高了椭圆曲线密码体制的加／解密速度。     

新型高安全性智能电网电能终端自动检测系统的设计

针对国家智能电网中现有的电能终端自动检测系统安全性不高等问题,设计了一种新型的加密器,以提高电能终端自动检测系统的信号安全性。考虑到检测系统的信号传输大的特点,采用了最新型的椭圆曲线密码系统,在具体的电能终端自动检测系统上进行了可行性研究。首先提出了一种新型的基于分布式算法的滤波器结构,然后在该滤波器的基础上进行了前端系统的设计。除此之外,椭圆曲线密码系统中采用了一种基于有限域GF(2m)的乘法器。该乘法器以脉动结构的形式,实现了高速运行。整个椭圆曲线密码系统由乘法器、加法器等运算单元组成,并在基于FPGA的平台上实现,取得了更好的应用效果。实测结果验证了该椭圆曲线系统在自动检测系统中的可行性,该设计可以推广应用到大范围电能检测系统。     

基于SIMD指令的ECC攻击算法研究

ECC是目前比特安全强度最高的公钥密码体制,对它的攻击需要大量的计算资源.基于SIMD指令和bitslice数据结构设计了GF(2m)上的ECC攻击算法,并对核心模块进行了优化.利用比特交换的方法提出了一个bitslice数据结构和非bitslice数据结构的快速转换算法,计算复杂度为O(nlogn),对算法简单调整后可适用于二元矩阵的快速转置;利用Karatsuba-Ofman算法和Montgomery并行求逆对椭圆曲线底层运算进行了优化,分析了计算复杂度.对ECC挑战中的ECC2-109和ECC2-131进行了测试,在单核Pentium 4 3.0GHz平台上的迭代速度分别为1 330 000次/s和980 000次/s,攻击效率比Chris Monico的公开程序提高了1倍.     

基于FPGA的GF(2~m)域求逆算法的设计研究

有限域GF(2m)上的椭圆曲线密码体制以其密钥短、安全强度高的优点获得了广泛的重视和应用,该密码体制域运算中最费时的运算是有限域上的求逆运算。论文提出一种基于多项式基乘法和平方的FPGA快速求逆设计方法,并给出了面积与速度的比较分析。     

一种通用GF(2~m)模乘加速器的快速实现

在椭圆曲线密码体制(ECC)中,有限域GF(2m)上模乘运算是最基本的运算,加速模乘运算是提高ECC算法性能的关键。针对不同不可约多项式广泛应用的现状,提出了一种通用GF(2m)模乘加速器设计方案。该加速器通过指令调度的方式,能快捷地完成有限域上模乘运算。实现结果表明,该设计完全适用于智能卡等应用要求。     

GF(2~n)域上基于ONB的ECC芯片设计与实现

分析了GF(2~n)域上的椭圆曲线的运算法则,提出了一种串-并行结构的基于优化正规基(ONB)的高速有限域运算单元,比较了域划分D对芯片实现速度和硬件资源占用的影响,完成了域GF(2191)上基于ONB的ECC芯片快速实现。FPGA验证表明,GF(2191)域上一次点加运算需要183个时钟,一次点倍运算需要175个时钟,完成一次求乘法逆运算的总时钟数为133。在50MHz时钟下,完整的点乘运算速度平均为981次/s。     

椭圆曲线上点的数乘的一种固定窗口算法

椭圆曲线密码体制是公钥密码体制研究的热点。计算椭圆曲线上点的数乘是椭圆曲线密码算法的基础。固定窗口算法利用大整数s的2^u进制表示和适量的预计算,减少椭圆曲线上点的加法运算,从而加快椭圆曲线上点的数乘的运算速度。介绍了利用混合坐标思想,减少有限域上求逆运算的次数,对固定窗口算法进行局部优化的方法。最后给出了固定窗口算法的复杂性分析,并讨论了窗口宽度的最佳选取。     

基于多基表示的滑动窗口椭圆曲线多标量乘算法

标量乘运算从整体上决定了椭圆曲线密码体制的快速实现效率，在一些椭圆曲线公钥密码体制中需要计算多标量乘。多基数链的标量表示长度更短、非零比特数目更少，较好地适用于椭圆曲线标量乘的快速计算。为了提高椭圆曲线密码的效率，在已有的二进制域和素域的标量乘算法的基础上，结合滑动窗口技术、多基算法，提出新的更高效的多标量乘算法。实验结果表明，新算法与传统Shamir算法和交错NAF算法相比，其所需的运算量更少，能有效地提高椭圆曲线多标量乘算法的效率，使多标量乘的运算更高效。相比于其他算法，新算法的计算效率比已有的多标量乘算法提高了约7.9%~20.6%。     

A unified architecture for a public key cryptographic coprocessor

This paper presents a unified architecture for public key cryptosystems that can support the operations of the Rivest–Shamir–Adleman cryptogram (RSA) and the elliptic curve cryptogram (ECC). A hardware solution is proposed for operations over finite fields GF(p) and GF(2^p). The proposed architecture presents a unified arithmetic unit which provides the functions of dual-field modular multiplication, dual-field modular addition/subtraction, and dual-field modular inversion. A new adder based on the signed-digit (SD) number representation is provided for carry-propagated and carry-less operations. The critical path of the proposed design is reduced compared with previous full adder implementation methods. Experimental results show that the proposed design can achieve a clock speed of 1 GHz using 776 K gates in a 0.09 μm CMOS standard cell technology, or 150 MHz using 5227 CLBs in a Xilinx Virtex 4 FPGA. While the different technologies, platforms and standards make a definitive comparison difficult, based on the performance of our proposed design, we achieve a performance improvement of between 30% and 250% when compared with existing designs.