5Gb/s0.18μm CMOS半速率时钟与数据恢复电路设计

基于具体的系统需求,采用标准0.18μm CMOS工艺,设计了一种半速率bang-bang型时钟与数据恢复(CDR)电路。该CDR电路主要由改进型半速率鉴相器、带粗控端的环形压控振荡器(VCO)以及信道选择器等模块构成。其中,改进型半速率鉴相器通过增加四个锁存器,不但能获得较好的鉴相性能,还能使分接输出的两路数据自动实现相位对齐。带粗控端的环形VCO能够解决高振荡频率范围需求与低调谐增益需求之间的矛盾。信道选择器则能解决信道交叉出错问题。仿真结果表明,电路工作正常,在1.8V电压下,电路功耗为140mW,恢复出的时钟和数据抖动峰峰值分别为3.7ps和5ps。     

2.488 Gbit/s时钟数据恢复电路的设计

利用Cadence集成电路设计软件,基于SMIC 0.18 μm 1P6M CMOS工艺,设计了一款2.488 Gbit/s三阶电荷泵锁相环型时钟数据恢复(CDR)电路.该CDR电路采用双环路结构实现,为了增加整个环路的捕获范围及减少锁定时间,在锁相环(PLL)的基础上增加了一个带参考时钟的辅助锁频环,由锁定检测环路实时监控频率误差实现双环路的切换.整个电路由鉴相器、鉴频鉴相器、电荷泵、环路滤波器和压控振荡器组成.后仿真结果表明,系统电源电压为1.8V,在2.488 Gbit/s速率的非归零(NRZ)码输入数据下,恢复数据的抖动峰值为14.6 ps,锁定时间为1.5μs,功耗为60 mW,核心版图面积为566 μm×448μm.     

一种低抖动电荷泵锁相环的设计

采用动态鉴频鉴相器、基于常数跨导轨到轨运算放大器的电荷泵、差分型环形压控振荡器,设计了一种低抖动的电荷泵锁相环。基于SMIC 0.18-μm CMOS工艺,利用Cadence软件完成了电路的设计与仿真。结果表明,动态的鉴频鉴相器,有效消除了死区。新型的电荷泵结构,在输出电压为0.5 V~1.5 V时将电流失配减小到了2%以下。压控振荡器在频率为1 MHz时输出的相位噪声为-94.87 dB在1 MHz,调谐范围为0.8 GHz~1.8 GHz。锁相环锁定后输出电压波动为2.45 mV,输出时钟的峰峰值抖动为12.5 ps。     

一种5 Gb/s双信道并行时钟数据恢复电路

基于0.18 μm CMOS工艺,设计了一种双信道并行时钟数据恢复(CDR)电路,它由1个锁相环(PLL)型CDR和1个相位选择/相位插值(PS/PI)型CDR结合实现。与传统的并行CDR相比,该CDR电路不需要本地参考时钟。PLL型CDR中环形压控振荡器的延迟单元采用电感峰化技术,拓展了带宽,实现了较高的振荡频率;电荷泵采用自举基准和运放,改善了充放电电流匹配。PS/PI型CDR中Bang-Bang型鉴相器结构简单,具有较好的鉴相功能;PS/PI电路比传统结构少2个相位选择器。仿真结果表明,当输入并行数据速率为5 Gb/s时,恢复出的2组时钟与数据的峰峰抖动值分别为6.1 ps,8.1 ps和8.7 ps,11.2 ps。电路核心模块的功耗为172.4 mW,整体电路版图面积为(1.7×1.585) mm²。     

低抖动的480 MHz CMOS电荷泵式锁相环

本文设计了一款用于USB2.0时钟发生作用的低抖动、低功耗电荷泵式锁相环电路。其电路结构包含鉴频/鉴相器、电荷泵、环路滤波器、压控振荡器和分频器。电路设计是基于CSM0.18μmCMOS工艺,经HSPICE仿真表明,锁相环输出480MHz时钟的峰峰值抖动仅为5.01ps,功耗仅为8.3mW。     

12.5Gb/s 0.18μm CMOS时钟与数据恢复电路设计

采用0.18μm CMOS工艺设计实现了一个12.5 Gb/s半速率时钟数据恢复电路(CDR)以及1:2分接器,该CDR及分接器是串行器/解串器(SerDes)接收机中的关键模块,为接收机系统提供6.25GHz的时钟及经二分接后速率降半的6.25Gb/s数据.该电路包括Bang-bang型鉴频鉴相器(PFD)、四级环形压控振荡器(VCO)、V/I转换器、低通滤波器(LPF)、1:2分接器等模块,其中PFD采用一种新型半速率的数据采样时钟型结构,能提高工作速率达到12.5 Gb/s.芯片测试结果显示,在1.8V的工作电压下,VCO中心频率在6.25GHz时,调谐范围约为1GHz;输入12Gb/s、长度为231-1的伪随机数据时,得到6GHz时钟的峰峰抖动为9.12ps,均方根(RMS)抖动为1.9ps;整个系统工作性能良好,二分接器输出数据眼图清晰,电路核心模块功耗为150mW,整体芯片面积0.476×0.538mm2.     

用于10M/100M以太网的NRZ数据时钟恢复电路

文中采用双环系统,基于改进的Hogge鉴相器,差分电荷泵,以及一个四级环形压控振荡器实现了一种全集成的CMOS时钟恢复电路,时钟恢复的频率为125 MHz,该电路最大程度上的减小了电荷注入、电荷分享等寄生效应的影响.增加一个偏置电路使各模块的工作电源电压降低到2.94 V.整个芯片的功耗降低10%.     

基于0.18μmCMOS工艺的2.5GB/s时钟恢复电路设计

提出了一种双支路无力切换结构信息与通信学院2.5GB/s NRZ码的时钟恢复电路。整个电路由鉴相器、鉴频鉴相器、电荷泵、环路滤波器和压控振荡器组成。基于0.18μm CMOS工艺用Candance Spectre仿真软件对电路进行仿真。仿真结果表明所设计的电路功能正确,其VCO自由振荡频率为2.5GHz,在1.8V电源电压下的功耗为73.8mW,捕获时间为1.2μs,输出时钟的单端峰峰电压为1.8V,相对抖动峰峰值为20ps,频率锁定范围为1.9GHz。     

一种低功耗快速锁定简易锁相式频率合成器

采用0.5 μm CMOS工艺,设计了一种简易锁相式频率合成器。采用“类锁相环”结构,在传统锁相环频率合成器的基础上,去除了电荷泵和低通滤波器。利用鉴频鉴相器的输出结果作为开关信号,控制压控振荡器的工作状态,使压控振荡器的输出信号在第N个周期返回鉴频鉴相器后立即被关断,直到下一个参考时钟周期来临。分析了电路的结构和工作原理,并对每个模块进行了理论分析。该频率合成器能够快速地产生固定的时钟频率,具有结构简单、功耗低、锁定时间短等优点。仿真结果表明,输入参考时钟为4 MHz时,该频率合成器的输出频率为15.96 MHz,功耗为2.96 mW,锁定时间小于1 μs。     

一种应用于SOC时钟的锁相环设计

设计实现了一种应用于SOC的锁相环(PLL)时钟电路。提出了一种环形压控振荡器(VCO)压控增益的线性化补偿技术,通过AMOS和PMOS并联的方式构成可变电容,该锁相环采用了三级环形压控振荡器,测试结果显示VCO压控增益(KVCO)在183~284 MHz/V之间,与采用单独AMOS作为负载的环形振荡器相比,KVCO变化量下降了82%,降低了VCO的非线性。同时该锁相环通过降低鉴频鉴相器比较频率,增加环路分频比,提高振荡器的输出频率和降低电荷泵电流等方式,以降低锁相环环路滤波电容的面积。本PLL采用SMIC 55nm CMOS工艺实现,整体面积约为0.048mm~2,电源电压为1.2V,功耗1.2mW。芯片相位噪声测试结果显示,在输出100MHz时,均方根(rms)抖动为293ps(1kHz~10 MHz积分),相位噪声为-95dBc/Hz@1MHz。