面向CCSDS标准的Turbo码的研究与仿真实现

Turbo码是一种性能优异且高效的信道编码方式,被空间数据系统咨询委员会(CCSDS)推荐为深空通信中可采用的信道编码方案之一。分析了Turbo码的编码和译码的基本原理,基于CCSDS给出的深空通信标准,设计并实现了Turbo码的编码和译码过程。通过Matlab软件仿真测试,初步探究了译码迭代次数、码率、译码算法等因素对误码率性能的影响,并对仿真结果进行了分析。     

深空通信中的线性Log-MAP算法

Turbo码由于具有逼近香农信道容量限的性能,已经被CCSDS标准采纳。译码算法是Turbo码译码的关键组成部分,也是影响其性能的关键因素,而MAP类译码算法以其优越的性能成为译码算法的主体。在对MAP类译码算法的译码复杂度和性能仿真对比、分析的基础上,针对深空通信中的低信噪比、低误比特率的要求,提出一种线性Log-MAP算法方案,该方案在保证性能损失尽可能小的前提下,有效降低了计算复杂度,适用于深空通信的实际要求。     

Turbo码高速译码器设计

Turbo码具有优良的纠错性能,被认为是最接近香农限的纠错码之一,并被多个通信行业标准所采用。Turbo码译码算法相比于编码算法要复杂得多,同时其采用迭代译码方式,以上2个原因使得Turbo码译码器硬件实现复杂,而且译码速度非常有限。从Turbo码高速译码器硬件实现出发,介绍Turbo码迭代译码的硬件快速实现算法以及流水线译码方式,并介绍利用Altera的Flex10k10E芯片实现该高速译码器硬件架构。测试和仿真结果表明,该高速译码器具有较高的译码速度和良好的译码性能。     

软输入/软输出迭代译码算法的研究与设计

对软输入/软输出迭代译码算法进行了理论研究,分析该算法的共性,并以Turbo 乘积码的性能仿真说明迭代译码对译码性能的影响,还以理论研究为基础,对迭代译码算法进行了硬件设计,重点探讨了Turbo 乘积码的译码算法硬件设计.     

一种高效的Turbo码硬件实现算法

针对Turbo码译码实现中硬件消耗、时延和纠错性能之间的矛盾,对Turbo码硬件实现中的译码算法进行了优化研究,提出了一种基于MAX-Log-MAP算法的高效Turbo码硬件实现算法。实验表明,本文所实现的Turbo码是硬件消耗与译码性能的良好折衷。     

3G系统中Turbo译码改进及DSP实现

由于Turbo码优异的纠错性能,使其在第三代移动通信系统中倍受重视。为了解决Turbo码存在的译码复杂度大、译码延时长的缺点,在分析已有的Max-Log-Map码译码算法基础上,针对DSP的特点进行改进,提出加入滑动窗和改进的归一化度量算法,在保证译码性能的前提下,大大降低其运算复杂度,并将滑动窗的方法用于译码模块,极大的减少了存储空间。     

衰落信道硬判决解调下的Turbo码译码方法

实际应用中某些通信系统的解调器只能输出硬判决信息,无法较好地匹配Turbo码采用的软输入软输出译码算法。针对衰落信道,提出了一种对硬判决信息进行修正,改善Turbo码译码性能的方法。该方法通过对译码初始化信息根据不同的可靠性进行补偿,可改善来自信道的硬判决接收值的准确性。仿真结果表明,改进方法可有效提高Turbo码译码的性能,复杂度也较低。     

高速通信系统中Turbo乘积码的研究

Turbo乘积码是一类易于硬件实现高速迭代译码的分组码。对Turbo乘积码软输入软输出迭代译码算法进行了分析。将Turbo乘积码与QAM调制结合起来,提出了一种简化的、便于硬件实现的联合解调译码方案。仿真结果表明这种简化方案对译码性能影响很小。     

深空通信中Turbo码的编译码技术

介绍了深空通信的发展现状和Turbo的国内外最新发展动态。分别对Turbo码的编码器部分，交织器部分和译码器部分的构成和性能进行了详细的分析，并着重论述了SOVA译码算法的原理及其译码过程。最后通过Matlab仿真图验证不同的交织长度以及各种译码算法所具有的译码性能和译码复杂度之间的关系。     

基于Matlab的Turbo码仿真研究

为了使Turbo码仿真更容易,研究并建立了基于Matlab中Simulink通信模块的Turbo码仿真模型.Turbo码编码器采用两个相同的分量编码器通过交织器并行级联而成.Turbo码译码器采用不同的译码算法,这些算法由S函数调用m文件实现.使用所建立的模型进行仿真,结果表明,在信噪比相同的情况下,交织长度越大、迭代次数越多、译码算法越优,Turbo码性能越好.设计实际系统时,应综合考虑各因素.     

On multiple slice turbo codes

The main problem with the hardware implementation of turbo codes is the lack of parallelism in the MAP-based decoding algorithm. This paper proposes to overcome this problem by using a new family of turbo codes called Multiple Slice Turbo Codes. This family is based on two ideas: the encoding of each dimension with P independent tail-biting codes and a constrained interleaver structure that allows the parallel decoding of the P independent codewords in each dimension. The optimization of the interleaver is described. A high degree of parallelism is obtained with equivalent or better performance than thedvb-rcs turbo code. For very high throughput applications, the parallel architecture decreases both decoding latency and hardware complexity compared to the classical serial architecture, which requires memory duplication.     

Turbo乘积码在衰落信道中的应用

基于Turbo乘积码的编译码原理,利用Matlab仿真工具,对以(64,57,4)扩展汉明码为子码的Turbo乘积码进行迭代次数、量化比特数等不同参数的性能仿真,根据仿真结果选取最佳的设计参数,同时通过仿真给出了Turbo乘积码在衰落信道中的应用效果。结合Matlab仿真,在Quartus环境中完成编译码算法的硬件设计与调试,并将其应用到无线通信调制解调器中。测试结果表明,Turbo乘积码显著改善了调制解调器在衰落信道中的误码性能。     

Memory optimization of MAP turbo decoder algorithms

Turbo codes are the most recent breakthrough in coding theory. However, the decoder's implementation cost limits their incorporation in commercial systems. Although the decoding algorithm is highly data dominated, no true memory optimization study has been performed yet. We have extensively and systematically investigated different memory optimizations for the maximum a posteriori (MAP) class of decoding algorithms. It turns out that it is not possible to present one decoder structure as being optimal. In fact, there are several tradeoffs, which depend on the specific turbo code, the implementation target (hardware or software), and the selected cost function. We therefore end up with a parametric family of new optimized algorithms out of which the designer can choose. The impact of our optimizations is illustrated by a representative example, which shows a significant decrease in both decoding energy (factor 2.5) and delay (factor 1.7)     

基于衰落信道的Turbo码的设计与实现

Turbo码作为一种新颖的信道编码,可以获得接近香农理论极限的性能,IMT-2000已经将Turbo码作为第三代移动通信系统(3G)传输高速业务数据的信道编码标准之一.文中提出了一种在衰落信道下Turbo码的实现模型,并探讨了Turbo编、译码器的设计及其算法,最后用MATLAB语言完成了算法的仿真实现.仿真结果表明,在低信噪比的无线衰落信道中,Turbo码不仅可以获得更大的编码增益,有效地改善系统的性能,而且具有很强的抗衰落、抗干扰能力,在移动通信系统中有着很大的应用潜力.     

QC-LDPC译码器的FPGA设计实现与分析

本文提出一种针对准循环低密度奇偶校验(QC-LDPC)码的双修正型最小和积译码算法,设计了一种基于 FPGA 平台低资源占用率、短处理时延的 QC-LDPC 译码器,并分析了该译码器的译码性能、资源占用率、处理时延等性能,该译码器在不增加实现复杂度和难度的情况下, 能有效减少译码迭代过程中的信息损失,提高译码性能。     

Viterbi译码的FPGA免回溯实现

卷积码在多种通信领域中广泛应用,Viterbi译码是对卷积码的一种最大似然译码算法。随着卷积码约束度的增加,并行维特比译码所需的硬件资源呈指数增长,限制其硬件实现。介绍了一种串行译码结构的FPGA实现方案,在保证性能译码的前提下有效地节省资源。同时提出了充分利用FPGA的RAM存储单元的免回溯Viterbi解码实现算法,减少了译码时延,这种算法在串行和并行译码中都可以应用。     

IRA码最小和译码算法的改进算法

研究了重复累积(IRA)码的简化译码算法.IRA码的BP译码算法具有较高的复杂度,为了降低复杂度,首先提出将最小和算法应用于IRA码.然而,最小和算法使译码性能降低约1.2 dB.为了在复杂度和译码复杂度之间取得较好的折衷,提出了对IRA码的最小和算法的改进算法:归一化算法和偏移算法.仿真结果表明,IRA码归一化算法和偏移算法在复杂度略有增加的情况下,性能得到明显改善.     

一种低复杂度的Log-MAP译码器结构

根据实际中Turbo译码器硬件实现的重要性,提出了一种适合于并行计算的改进Log-MAP译码算法,即在其译码计算中间参数的过程中,将具有n个输入变量的最大近似算法max*运算简化为取最大值的max运算和相关函数的计算,减少了存储量,有效实现了低复杂度的Turbo译码器的硬件结构。将此改进的算法应用于CCSDS标准和Wi MAX标准中,仿真结果表明,所提出的简化的近似算法与传统的Log-MAP算法对比,有效降低了译码复杂度和时延,而且纠错性能接近Log-MAP算法,便于实际工程应用。     

On the Performance and Implementation Issues of Interleaved Single Parity Check Turbo Product Codes

In this paper, both performance and complexity aspects of two-dimensional single parity check turbo product codes (I-SPC-TPC) are investigated. Based on the proposed I-SPC-TPC coding scheme, a parallel decoding structure is developed to increase the decoding throughput with minor performance degradation compared with the serial structure. For both decoding architectures, a new helical interleaver is constructed to further improve the coding gain. In terms of decoding algorithm, the extremely simple Sign-Min decoding is alternatively derived with only three additions needed to compute each bit's extrinsic information. For performance evaluation, (16, 14, 2)² single parity check turbo product code with code rate 0.766 over AWGN channel using QPSK modulation is considered. The simulation results using Sign-Min decoding show that it can achieve bit-error-rate of 10^?5 at signal-to-noise ratio of 3.8 dB with 8 iterations. Compared to the same rate and codeword length turbo product code composed of extended Hamming codes, the considered scheme can achieve similar performance with much less complexity. Important implementation issues such as the finite precision analysis, efficient sorting circuit design and interleaver memory management are also presented.