Turbo码在深空通信中应用

Turbo码具有逼近Shannon容量限的优异性能,介绍了应用于深空通信的Turbo码编码方案和相应的译码算法,并给出了采用修正Max-Log-Map译码算法的深空CCSDS标准Turbo码的软件仿真性能和硬件系统实测性能。通过计算机仿真和硬件实测结果表明,采用该修正Max-Log-Map译码算法的Turbo码译码器易于硬件实现,同时Turbo码仿真性能和实际性能一致,适用于实际工程应用。     

基于VHDL的TPC译码器设计

Turbo乘积码是一种性能卓越的前向纠错码,具有译码复杂度低,且在低信噪比时可以获得近似最优的性能。介绍基于Chase算法的Turbo乘积码软入软出（SISO）迭代译码算法,提出基于VHDL硬件描述语言的TPC译码器设计方案,并在FPGA芯片上进行了仿真和验证。仿真结果证明该译码器有很大的实用性和灵活性。     

跳频系统下Turbo编译码器的设计

在介绍Turbo码编译码原理基础上,针对特定跳频系统,设计了一种Turbo编译码方案。详细论述了该方案中编译码器的设计、建模和仿真过程。该方案中采用MAX-LOG-MAP的迭代译码算法,仿真验证了译码器采用6次迭代可以在保证抗干扰性能的前提下,面向硬件实现计算量适中。因此,该方法具有一定的工程应用价值。     

IEEE802.16e标准LDPC译码器设计与实现

LDPC码自在上个世纪90年代被重新发现以来,以其接近香农极限的差错控制性能,以及译码复杂度低、吞吐率高的优点引起了人们的关注,成为继Turbo码之后信道编码界的又一研究热点。利用FPGA设计并实现了一种基于IEEE802.16e标准的LDPC码译码器。该译码器采用偏移最小和（Offset Min-Sum）算法,其偏移因子β取值为0.125,具有接近置信传播（Belief Propagation）算法浮点的性能。译码器在结构上采用了部分并行结构,可以灵活支持标准中定义的所有码率和码长的LDPC码的译码。此外,该译码器还支持对连续输入的数据块进行处理,并具有动态停止迭代功能。硬件综合结果表明,该译码器工作频率为150MHz时,固定15次迭代,最低可达到95Mb/s的译码吞吐率,完全满足802.16e标准的要求。     

高速通信系统中Turbo乘积码的研究

Turbo乘积码是一类易于硬件实现高速迭代译码的分组码。对Turbo乘积码软输入软输出迭代译码算法进行了分析。将Turbo乘积码与QAM调制结合起来,提出了一种简化的、便于硬件实现的联合解调译码方案。仿真结果表明这种简化方案对译码性能影响很小。     

三维TPC译码器的设计及FPGA实现

Turbo乘积码（TPC）是一种性能优秀的纠错编码方法,它具有译码复杂度低、译码延时小等优点,且在低信噪比下可以获得近似最优的性能。介绍了基于Chase算法的三维TPC软输入软输出（SISO）迭代译码算法,提出了三维TPC译码器硬件设计方案并在FPGA芯片上进行了仿真和验证。测试结果表明,该译码器具有较高的纠错能力,满足移动通信误码率的要求。     

一种QC_LDPC码译码器的设计

根据BP译码算法,设计了一种高速部分并行QC_LDPC码译码器结构,该结构适用于所有其校验矩阵具有准循环特性的LDPC码.针对传统BP译码器的结构复杂度高,系统运行频率低和吞吐率小等特点,本设计将BP译码算法中大量的复杂函数运算通过查找表的方法来实现;校验节点和变量节点的处理均采用5级流水线的方式;采用提前终止迭代译码策略.本设计能有效地减少译码器硬件实现复杂度,同时提高系统运行地频率和数据吞吐率.     

BCH-Turbo编码的设计与仿真实现

本文针对Turbo码在低信噪比下迭代次数多、译码时延长问题,在分析了Turbo码的编译码原理和算法基础上,提出一种可以有效降低平均迭代次数、减少译码时延的基于BCH迭代停止准则的Turbo码迭代译码的设计方案。本方案采用BCH码作为Turbo迭代译码的停止准则。并对每一个分量译码器结果都进行判断。可提前停止迭代。通过Monte Carlo仿真表明在AWGN信道下,误码率有所降低。Turbo码译码的平均迭代次数与交叉熵准则相比有明显下降。本文还分析了BCH码编码效率和分组长度的选择对系统性能的影响。     

基于多元LDPC码扩展最小和译码的软信息迭代生成算法

为克服多元LDPC码的扩展最小和(Extended Min-Sum, EMS)译码算法中对数似然比(Log Likelihood Ratio, LLR)生成及排序复杂度过高的问题,该文针对以BPSK为调制方式的编码调制系统,提出一种快速而简单的LLR生成算法。该算法采用一种低复杂度的迭代计算方式,可快速生成并排序LLR,适用于硬件实现的流水线结构,能够加速译码器的译码速度并提高译码器吞吐量。仿真结果表明:所提出算法对译码性能基本没有影响且极大降低LLR计算的复杂度,是一种适用于高速多元LDPC译码器前端实现的候选算法。     

软输入/软输出迭代译码算法的研究与设计

对软输入/软输出迭代译码算法进行了理论研究,分析该算法的共性,并以Turbo 乘积码的性能仿真说明迭代译码对译码性能的影响,还以理论研究为基础,对迭代译码算法进行了硬件设计,重点探讨了Turbo 乘积码的译码算法硬件设计.     

Turbo译码器在数据协调中的应用与仿真

Turbo码以其几乎接近Shannon理论极限的译码性能而成为目前为止最好的信道编码方案。为了减少信道传输引起的误码,提高传输可靠性,设计了一种基于SOVA算法的Turbo译码器,并介绍了Turbo译码器在数据协调中的应用。与传统的Turbo译码器相比,增加了两个权重模块,这样可提高译码的性能。同时,通过Matlab仿真,验证了所设计的Turbo译码器功能的正确性。     

一种合并状态度量计算的高效并行Turbo码译码器结构设计及FPGA实现

为满足无线通信中高吞吐、低功耗的要求,并行译码器的结构设计得到了广泛的关注。基于并行Turbo码译码算法,研究了前后向度量计算中的对称性,提出了一种基于前后向合并计算的高效并行Turbo码译码器结构设计方案,并进行现场可编程门阵列(field-programmable gate array,FPGA)实现。结果表明,与已有的并行Turbo码译码器结构相比,本文提出的设计结构使状态度量计算模块的逻辑资源降低50%左右,动态功耗在125 MHz频率下降低5.26%,同时译码性能与并行算法的译码性能接近。     

一种低复杂度的Log-MAP译码器结构

根据实际中Turbo译码器硬件实现的重要性,提出了一种适合于并行计算的改进Log-MAP译码算法,即在其译码计算中间参数的过程中,将具有n个输入变量的最大近似算法max*运算简化为取最大值的max运算和相关函数的计算,减少了存储量,有效实现了低复杂度的Turbo译码器的硬件结构。将此改进的算法应用于CCSDS标准和Wi MAX标准中,仿真结果表明,所提出的简化的近似算法与传统的Log-MAP算法对比,有效降低了译码复杂度和时延,而且纠错性能接近Log-MAP算法,便于实际工程应用。     

基于FPGA的Turbo码译码器的设计

介绍了一种基于现场可编程门阵列（FPGA）的Turbo码译码器的完整的设计方案和设计结果,采用Max-Log-MAP译码算法,用Verilog语言编程,提出了正序运算和逆序运算同时进行,以及采用数组型存储器存储中间运算结果的方案,使译码速度得到提高。文中给出了Turbo码译码原理、Max-Log-MAP算法分析、基于FPGA的设计方案及实现框图、算法时序图及速度分析、仿真波形图及性能分析,结果表明,该方案正确可行,译码/纠错正确无误,且译码速度快。     

Turbo码LOG-MAP解码算法及性能仿真

对Turbo码的编解码结构进行了阐述，并就MAP以及LOG—MAP解码解码算法进行了研究，并对LOG—MAP算法误码性能用MATLAB进行了迭代仿真。     

基于定点DSP的Turbo码译码器实现

在介绍了一种改进的Max—Log-MAP译码算法基础上．讨论了与定点DSP实现译码算法相关的量化精度、溢出处理及数据存储等几个问题，并采用VC5409实现了（13．15）8Turbo码译码器．经测试．其性能接近浮点译码性能．     

A Flexible LDPC/Turbo Decoder Architecture

Low-density parity-check (LDPC) codes and convolutional Turbo codes are two of the most powerful error correcting codes that are widely used in modern communication systems. In a multi-mode baseband receiver, both LDPC and Turbo decoders may be required. However, the different decoding approaches for LDPC and Turbo codes usually lead to different hardware architectures. In this paper we propose a unified message passing algorithm for LDPC and Turbo codes and introduce a flexible soft-input soft-output (SISO) module to handle LDPC/Turbo decoding. We employ the trellis-based maximum a posteriori (MAP) algorithm as a bridge between LDPC and Turbo codes decoding. We view the LDPC code as a concatenation of n super-codes where each super-code has a simpler trellis structure so that the MAP algorithm can be easily applied to it. We propose a flexible functional unit (FFU) for MAP processing of LDPC and Turbo codes with a low hardware overhead (about 15% area and timing overhead). Based on the FFU, we propose an area-efficient flexible SISO decoder architecture to support LDPC/Turbo codes decoding. Multiple such SISO modules can be embedded into a parallel decoder for higher decoding throughput. As a case study, a flexible LDPC/Turbo decoder has been synthesized on a TSMC 90 nm CMOS technology with a core area of 3.2 mm². The decoder can support IEEE 802.16e LDPC codes, IEEE 802.11n LDPC codes, and 3GPP LTE Turbo codes. Running at 500 MHz clock frequency, the decoder can sustain up to 600 Mbps LDPC decoding or 450 Mbps Turbo decoding.     

LTE系统中Turbo编译码仿真与性能分析

介绍了LTE Turbo编译码方法,基于硬件实现对编码和交织器的计算进行了简化,提高了编码效率,利用Matlab仿真分析性能,分别采用Log-MAP算法和Max-Log-MAP算法进行译码,实现时结合项目需求综合考虑采用了误码率性能较好的Log-MAP算法。     

Turbo编码GMSK信号准相干解调时的迭代信道估计和译码研究

针对准相干解调Turbo编码GMSK信号,提出了一种简便的迭代信道估计算法。该方法基于Turbo码的迭代译码原理,将信道估计和译码联合考虑,利用译码器输出反馈进行迭代信道估计,从而提高了估计精度。仿真结果表明,该方法能显著地改善系统误码率性能。