利用整数存储无理数的测试数据编码压缩方法

针对集成电路测试过程中自动测试设备需要传输大量测试数据到被测芯片,浪费了大量的测试数据传输时间,不能降低芯片测试成本的情况,提出一种整数存储无理数的测试数据编码压缩方法.首先将测试数据按游程长度划分,默认第1个游程长度为小数的个位,其他游程长度依次为小数的小数位,将测试数据转换成小数;然后提出用二分查找无理数的方法,将该小数转化成可以整数表示的无理数;最后存储无理数对应的整数表示m,l,k.该方法采取传输测试数据规律而不是测试数据本身的方法,理论上可以将整个测试集的存储转化成对单个或若干个无理数对应整数表示的存储.对部分ISCAS89标准电路中规模较大的时序电路进行实验,结果表明,在同样实验环境下,其压缩效果方面优于Golomb码、FDR码、EFDR码、MFVRCVB码等成熟的编码方法.     

一种选择折叠计数状态转移的BIST方案

提出了一种选择折叠计数状态转移的BIST方案。它是在基于折叠计数器的基础上，采用LFSR编码折叠计数器种子，并通过选定的存储折叠距离来控制确定的测试模式生成，使得产生的测试模式集与原测试集相等．既解决了测试集的压缩，又克服了不同种子所生成的测试模式之间的重叠、冗余．实验结果证明，建议的方案不仅具有较高的测试数据压缩率，而且能够非常有效地减少测试应用时间，平均测试应用时间仅仅是类似方案的4％．     

基于折叠方法的数据压缩方法实现

该文提出了一种基于折叠关系压缩方案,该方案是利用折叠技术,将SOC芯片中芯核的测试数据整体进行折叠关系的判断,并且能够根据是否存在折叠关系把原测试数据分为两段,在此基础之上并分别对有折叠关系的测试数据进行折叠压缩,对没有折叠关系的测试数据使用相容压缩。目前,减少测试应用时间和测试数据容量是测试领域的努力方向。该文提出的这种方法可以有效的减少存储容量和降低测试时间从而有效的降低了测试成本。与类似的纯编码压缩方法相比,如:Golomb码,统计码,基于字典的编码等压缩方法,其压缩效果更为显著。     

BIST测试激励的聚类压缩方法

测试激励压缩方案能减少内建自测试(BIST)电路的存储硬件开销,适合超大规模集成电路的测试.将聚类压缩与循环移位压缩和输入精简压缩巧妙结合,提出一种针对BIST的测试激励聚类压缩方法.首先将难测向量进行x方向输入精简;然后以贪心选择的方法进行y方向聚类压缩,即将测试向量集划分成几个子集,每个子集只存储一个种子向量;最后将聚类后的种子向量集进行z方向移位压缩,将最终的种子向量存储到BIST电路中.测试时,解压电路通过对种子向量进行解压得到全部的难测向量.理论分析和实验结果表明,通过增加相对很少的硬件开销构建聚类移位输入精简解压电路能够产生较高的测试数据压缩率,减少测试向量存储单元,且能以芯片频率进行测试,其中对电路s38584的压缩率高达99.87%.     

基于折叠计算的多扫描链BIST方案

为了减少测试数据的存储需求并降低测试应用时间,提出一种以折叠计算为理论的多扫描链BIST方案.首先利用输入精简技术在水平方向上压缩测试集,确定相容扫描链,在测试过程中对相容扫描链中的数据进行广播;然后利用折叠计算理论对测试集进行垂直方向上的压缩,使得同一折叠种子生成的相邻测试向量仅有1位不同,且在测试过程中测试向量并行移人多扫描链,在ISCAS标准电路上的实验结果表明,该方案的平均测试数据压缩率为95.07％,平均测试应用时间为之前方案的13.35％.     

一种BIST测试激励的聚类移位压缩方法

提出一种针对内建自测试的测试激励聚类移位压缩方法。对难测故障的测试向量进行聚类压缩,将测试向量划分为若干类,每类内的向量相互之间最多只有一比特相异,从每类中只选取一个种子向量存储到ROM中。为了进一步提高测试向量压缩率,对聚类后的种子向量再进行移位压缩。实验结果表明,聚类移位压缩具有较高的测试数据压缩率,能减少难测向量存储单元,且能以芯片频率进行测试。     

一种基于双重种子编码确定低功耗BIST方案

本文提出了一种基于双重种子编码的完全确定低功耗BIST方案,它是基于电路完全确定性测试集的特征,结合LFSR和折叠压缩双重编码方案,完成对完全确定性测试集的编码,获取最小的折叠种子集。当对折叠种子进行解压时,调整生成测试向量之间的顺序,确保相邻向量之间的高相关性,从而避免了电路在测试过程中产生过多的开关活动,因此保证了测试是在低功耗下完成的。实验数据表明,本方案的功耗约为门控时钟方案的1%左右;同时,本方案的编码效率比连续长度码好,且解压过程简单易实现。     

使用双重种子压缩的混合模式自测试

提出了一种基于扫描混合模式的内建自测试的新颖结构，为了减少确定测试模式的存储需求，它依赖一个双重种子压缩方案，采用编码折叠计数器种子作为一个LFSR种子，压缩确定测试立方体的个数以及它的宽度．这种建议的内建自测试结构是完全相容于标准的扫描设计，简单而具有柔性，并且多个逻辑芯核可以共享．实验结果表明，这种建议的方案比先前所公布方法需要更少的测试数据存储，并且具有相同的柔性和扫描相容性。     

基于优化编码的LFSR重播种测试压缩方案

大规模高密度集成电路测试中存在测试数据量大、测试功耗高等问题.提出了一种先通过编码优化测试集,再使用线性反馈移位寄存器(linear feedback shift register,LFSR)重播种的内建自测试方案.该方案通过自动测试模式生成工具得到被测电路的确定测试集,再压缩为种子集存储在片上ROM中.压缩测试集的过程中,首先以降低测试功耗为目标,用少量确定位编码测试集中的部分测试立方,来增强解码后测试模式相邻位之间的一致性;然后以提高压缩率同时降低LFSR级数为目标,将测试立方编码为确定位含量更少的分段相容码(CBC),最后将以CBC编码的测试立方集压缩为LFSR种子集.实验证明所提出的方案在不影响故障覆盖率的前提下大量降低了测试功耗,并且具有更高的测试数据压缩率.     

基于二维测试数据压缩的BIST方案

为了减少测试向量的存储需求,提出一种基于扭环计数器作为测试向量产生器的横向和竖向测试数据压缩的BIST方案.先利用经典的输入精简技术对测试集进行横向压缩,再对横向压缩之后的测试集进行竖向压缩.竖向压缩时利用一种有效的基于测试集嵌入技术的种子选择算法,将确定性的测试集压缩成很小的种子集.基于ISCAS89标准电路的实验结果表明,采用文中方案所实现的测试电路与已有方案相比:存储位数平均减少了44%,测试向量的长度平均减少了79%,硬件开销平均减少了41%.     

组扩展编码在测试数据压缩中的应用

为了减少SoC芯片的测试数据,提出了一种基于组扩展编码的测试数据压缩方案。该方案采用变长到变长的编码方式对任意长度的0游程和1游程编码,代码字由标记位、前缀和尾部组成。组扩展码将每组的容量扩大了一倍,能有效压缩芯片测试数据量。理论分析和实验结果表明组扩展编码能取得很好的压缩效果,而且能够更好地适应于不同的测试电路。     

基于Viterbi的低功耗确定性测试方案

随着集成电路制造技术的不断发展,芯片测试已经成为一个令人关注的热点.针对集成电路测试中存在测试数据量大、测试功耗高等问题,提出一种基于Viterbi的低功耗测试压缩方案.首先利用测试立方的X位做低功耗填充来增强解码后测试模式相邻位之间的一致性;然后以增加测试立方中的X位为目标进行分段相容编码,将填充后的大量确定位重新编码为X位,从而提高Viterbi压缩中种子的编码效率;最后利用Viterbi算法压缩编码后的测试立方集.整体方案以分段相容编码思想为基础,建立了一个协同解决测试压缩和测试功耗问题的测试流程.实验结果表明,文中方案不仅能取得较好的测试数据压缩率,减少测试存储量,而且能够有效地降低测试功耗,平均功耗降低53.3%.     

一种多核共享测试数据的BIST方案

文中提出了一种新颍的SOC芯片BIST方案。该方案是利用相容技术和折叠技术,将SOC芯片中多个芯核的测试数据整体优化压缩和生成,并且能够实现多个芯核的并行测试,具有很高的压缩率,平均压缩率在94%以上;且结构简单、解压方便、硬件开销低,实验证明是一种非常好的SOC芯片的BIST方案。     

无理数字典码的测试数据压缩方案

提出了一种无理数字典码的测试数据压缩方案,能有效地压缩芯片测试数据。方案利用无理数序列建立字典,编码时只需进行相容性检查,无需填充无关位,简化了操作步骤;同时,选择局部压缩率最大的一组数据作为最终编码结果,保证压缩效果可以达到局部最优。对ISCAS 89标准电路Mintest集的实验结果显示,该方案的压缩效果优于传统压缩方法,如Golomb码、FDR码、混合定变长码等。     

一种多核共享测试数据的BIST方案

文中提出了一种新颍的SOC芯片BIST方案。该方案是利用相容技术和折叠技术，将SOC芯片中多个芯核的测试数据整体优化压缩和生成，并且能够实现多个芯核的并行测试，具有很高的压缩率，平均压缩率在94％以上；且结构简单、解压方便、硬件开销低，实验证明是一种非常好的SOC芯片的BIST方案。     

混合定变长码的测试数据压缩方案

文章提出了一种混合定变长码的测试数据压缩方案,该方案可以有效压缩芯片测试数据量.此压缩方案将代码字拆分为固定长度的首部和可变长度的尾部两部分.首部固定使解压过程简单,硬件开销小,尾部可变使编码灵活.同时采用了将尾部最高位隐藏的方法来进一步提高压缩率,还使用了特殊的计数器来进一步简单化解压电路.对ISCAS 89部分标准电路的实验结果显示,文中提出的方案在压缩效率和解压结构方面都明显优于同类压缩方法,如Golomb码、FDR码、VIHC码、v9C码等.     

基于响应分块相容的测试数据编码压缩方案

提出一种测试数据压缩方案,利用测试向量与扫描链中响应数据的分块相容来增加被编码测试向量中的无关位,降低了线性反馈移位寄存器（LFSR）编码种子的度数,且不必增加额外的测试向量,最终达到压缩测试数据的目的．该方案的硬件解压结构仅需一个LFSR和简单的控制电路．实验结果表明,与其他压缩方法,如基于部分向量切分的LFSR重新播种方法、混合码方案和FDR码方案等相比,该方案在压缩效率和硬件开销上都有明显优势．     

二维测试数据压缩的优化

为了减少内建自测试方案中的测试数据,基于输入精简技术(横向压缩)和TRC测试集嵌入技术(竖向压缩)的二维测试数据压缩的BIST方案.采用改进的输入精简算法和基于相容性判断的TRC种子选择算法,同时对横向和纵向压缩进行优化,包括在相同的相容百分数(PC)的条件下,确定位百分数(PSB)对竖向压缩的影响和在相同的PSB条件下竖向压缩算法中的PC对竖向压缩的影响两个方面.针对ISCAS89实验电路的实验结果表明,每一个PSB值都有一个最优的PC值范围[PClow_limit,PChigh_limit]使存储位数最小,并且与最优的 PClow_limit,和PChigh_limit之间满足近似的线性关系.相对现有的测试数据压缩方案,采用该优化的二维测试数据压缩方案实现的测试电路,不仅存储位数可减少20%～75%,而且可以达到ATPG工具所能达到的故障覆盖率.另外,测试控制逻辑电路简单,可重用性好.最后,由于在测试向量生成器和被测电路之间没有引入逻辑门,因此,不会对电路的性能产生影响.     

基于部分测试向量切分的LFSR重新播种方法

提出一种测试码压缩方法,首先切分测试集中含确定位较多的难以编码的测试向量,然后与未被切分的测试向量共同组成新的测试集,并将新测试集编码成线性反馈移位寄存器(LFSR)种子,从而实现测试数据压缩.该方法提高了LFSR的编码效率,取得了稍优于混合码的压缩率.与混合码复杂的解压结构相比,在硬件开销上具有明显的优势,仅需一个LFSR和简单的控制电路,且通信协议简单.     

使用重复播种和Golomb编码的二维测试数据压缩

提出了一种用于SOC测试的二维测试数据压缩方案．先利用线性反馈移位寄存器重复播种技术,对带有无关位的测试向量进行压缩,并获得种子差分序列;然后用Golomb编码的方法对其作进一步的压缩;同时给出了Golomb码参数。的确定方法和相应的二维解压结构、实验结果表明,该方案在保证较高故障覆盖率的前提下,既能显著地减少测试序列长度、缩短测试时间,又能有效降低对测试数据带宽的要求．