多级互连网络有效带宽研究

1.基本假定 大型多处理机系统的处理机——存贮器互连网络往往采用多级网络.文献[1]讨论了当处理机访存请求为均匀分布时,Delta网络的有效存贮器带宽。文献[2]在此基础上分析了当存在偏爱存贮体时的有效带宽。设处理机数为P,存贮体数为M,文献[2]的分析基于如下假定:     

用于RISC体系结构中的CACHE缓存设计与实现

一、前言 为了提高计算机系统的性能,结构设计者急待要解决的问题之一是使处理机与主存贮器在速度上实现匹配,以保证处理机接近“全速”工作。通常采用的方法是在处理机与主存之间插入一个高速缓冲存贮器——cache存贮器。cache存贮器是一个小容量、高速的缓冲器。它暂时     

先行控制技术

为解决快速部件(处理机)和慢速部件(主存贮器)之间的速度匹配,HDS—9采用了先行控制技术。从系统结构角度看,先行控制部件(XK)好比在处理机和存贮器之间增加了一个信息缓冲站,高速处理机直接与它沟通,摆脱了慢速存贮器的束缚。这里介绍HDS—9有关操作数的先行控制技术。     

共享存贮器型多机系统的新的同步机构

在共享存贮器型多机系统中,连接处理机与共享存贮器的互连网络大大地影响程序的执行速度。有关互连网络已有大量的研究,最有影响的是有关交叉互连网络的研究。如果处理机的台数为N,存贮器的个数也为N,则硬件为N·N的阵列。如果把它改为N·log_2N级的多级互连网络结构,这时处理机发生的LOAD、STORE请求是作为消息通过中继站传送到存贮器的。 多级互连网络的优点很明显,但是使用这种网络时,处理机发出的LOAD、STORE请求在存贮器里什么时候执行是不确定的。而且发出的LOAD、STORE请求也不一定按照发出的     

高速缓冲存贮器

<正> 8.1 概述 186机的高速缓存是一个与主存相比容量上较小而速度上又较快的存贮器,它配制在处理机之内,是处理机的一部分,同时又是主存贮器的一部分。(见图9.1)。因此,也可以把它看成主存贮器的缓冲存贮器。 如果所有的指令和数据均放在主存贮之     

一种新型的高性能双极单片存贮单元

描述了一种用于几台IBM处理机的新型存贮器单元,其速度快,对读和半选时干扰不灵敏,并能给出一个大的读出信号。     

论向量处理机系统中交叉存贮器的有效带宽

<正> 1.引言过去已经对并行存贮器访问的解析模型做过许多研究(文献[1]—[5]),然而,对于向量处理机交叉存贮系统却了解得甚少。其中特别重要的是对类CRAY X-MP[6]或富士通VP-100/200[7]存贮器可能出现的有效带宽的分析,由于存贮器具有多个端口,因此允许多个访问流并行工作。 Cheung和Smith通过模拟,获得了对CRAY X-MP存贮器系统的一些了解[8]。我     

多总线多处理机系统的性能仿真

对四种典型的公用存贮器型多总线多处理机系统,给出处理效率的仿真估计方法。该方法适用于任意规模的系统。同时,访问公用存贮器的请求间隔和一次公用存贮器的操作时间都可以服从任意分布,并且处理机可按任意概率访问各公用存贮器模块。     

伊利阿克Ⅳ的只读存贮器

引言 由于伊利阿克Ⅳ计算机操作速度高,指令库大和控制集中,所以使用了一个只读存贮器将指令翻译成控制信号。这些控制信号撒播到并联处理机阵列,逐步控制各处理机的操作。有260条指令,每一条都译成一个微序列(微程序)用于选取只读存贮器。每个微序列由1到69个微步(微指令)组成。 只读存贮器是一个晶体管交点矩阵并且是用分离晶体管配置在大型多层板上。存贮器容量是720字(微步)×280位(控制信号),周期时间是50毫微秒。     

一个存贮访问控制器的设计

由于大型高速并行计算机系统的发展,对主存贮器的速度和容量的要求也越高。原在中小型计算机中,简单的存贮器控制已不适应大型机系统中对主存控制的需要。随着计算机系统结构,以中央处理机为中心发展到以主存贮器为中心来组织计算机,并业已采用LSI电路和半导体存贮器作主存,以分布式计算机概念来组织计算机系统的发展,存贮控制器,将用来作为协调和控制分散开的处理机的重要互连接口部件。特别是随着单片LSI微处理机,多处理机系统结构的发展,使存控部件将成为一个互连子系统,来     

微机实时系统中的数据快速传送

在设计微机实时系统时,输入/输出是一个重要的环节。本文讨论基于存贮器切换实现数据快速传送的方法,介绍了主处理机和预处理机对共用RAM的控制以及RAM的计数器控制两种方案。     

CDC CYBER 200型号203计算机系统(续)

<正> 向量处理机向量处理机包括一个流部件,两个浮点流水线和一个字串部件。向量处理机指余和流控制信号由流部件发出。在标量处理机执行标量指令有空闲,不与向量运算发生冲突时,流部件从标量处理机接收译码后的指命,并予以执行。流部件管理中央存贮器与向量流水线之间的数据流。流水线1(VF1)用于向量加/减和乘法运算,而流水线2(VF2)用于向量加/減,     

动态微程序设计:处理机结构和程序设计

<正> 一个小的(4~k64位字)读-写“微”存贮器为动态微程序设计处理机的特征。该存贮器的存取时间类似于机器周期(50—100ns)。这个微存贮器用来保存数据和子程序。     

系统硬件

基本要求 用多处理机系统的基本定义做基础来列举硬件应具有的功能就比较容易了。多处理机计算机是这样一种系统:它带有两个以上的处理机,这些处理机的工作能力大致相似。 ·各处理机都能访问共享的公用存贮器。 ·各处理机至少都能访问一部分输入输出设     

计算机网络结点设计探讨

本文讨论计算机网络结点设计问题。着重分析网络结点功能和构成。网络结点功能应包括:源点/终点功能、存贮转发功能、和全网功能。网络结点在构成上应包括:结点处理机、存贮器、接口硬件、以及软件系统。此外,还对最佳报文分组长度、接口缓冲器、结点处理机能力,以及存贮器速度与容量等作了定量分析。     

D825的自动操作和管理程序

本文叙述了一个用于多机数据处理系统中的操作系统的初始工具。操作系统设计的重点放在当执行很多同时发生的任务时,调整几台处理机,分时处理存贮器和输入/输出设备。程序的一些重要特性是:对中断的响应,存贮器执行时间的分配,输入/输出能动性的调整,程序的开始和移动,以及编排设备。     

多处理机系统中存贮器的有效频带 B_m~u=F(m,λ,μ)

本文以排队论为工具建立了紧耦合多处理机系统中存贮器的排队模型,并通过对存贮体忙期的分析,得出了存贮器有效频带的解析表达式,且深入地研究了在保证存贮器有效频带最大的情况下,处理机的访存请求率λ、存贮体的服务率μ和存贮体数m 三者之间的关系。     

HDS—9大型数字计算机系统

HDS—9是一台主要用于数据处理的计算机系统,这个系统要求可靠性高,功能强、速度快,内存容量大。为适应这些要求,我们在系统结构上采用一些新思想,新技术,例如双处理机结构,流水线控制技术,虚拟存贮器技术,存贮器保护,存贮器交叉访问,处理机与主存间的速度匹配,RAS技术,统一标准接口的I/O系统;在工艺技术上采用高密度组装技术,用S—TTL电路组成单臂门闩触发器数字系统;在系统软件方面采用单一的操作系统等。     

Ⅱ 高速缓冲存贮器

本文详细地叙述了确立85型机存贮系统的高速度缓冲存贮器,它代表了85型机与360系统其它型机在基本结构上的独处之处。 讨论了高速缓冲存贮器的结构和操作,包括中央处理机所要数据的定位和恢复技巧。 叙述了确定采用高速缓冲存贮器所进行的内部性能研究,对选取的结构形态的性能和具有80毫微秒主存贮器的一台理论上的系统的性能做了比较。最后讨论并用图表示出了改变高速缓冲存贮器参数的结果。     

附录L OMEN-60正交计算机

Sanders OMEN-60计算机与向上相容的小型正交陈列处理机(小型-OAPS)属于同系列,它们是为高速数据处理而设计的实时设备。和其它系统和结构相比,这些处理机着重在外部设备和大型正交存贮器(OM)之间的快速通讯,正交存贮器的存取有两种方式:通常的按字访问,垂直的(二次访问/64字的位一