一种安全SoC芯片的物理设计

本文介绍了一种安全SoC芯片架构,描述了物理设计的指标要求及其在0．13umGSMCCMOS工艺上的物理设计,重点阐述了物理设计的中的3个关键技术——时序收敛设计、低功耗设计以及IO规划设计,并探讨了安全芯片物理设计上的自身安全性设计考虑。通过签核级的分析,该芯片最终满足了指标要求。该芯片包含36个时钟域,4种低功耗工作模式,约有26万个标准单元,72个宏模块,130个pad,合计约560万个逻辑等效门,芯片面积5．6mm×5．6mm。     

一种SoC芯片在Magma Talus下的物理实现

本文介绍了一种SoC芯片架构,及其在0．18μmCMOS工艺上以Talus为主导EDA工具的物理实现。该芯片包含41个时钟域,4种低功耗工作模式,2个相互隔离的1．8V内部电源域,约有65万个标准单元,94个宏模块,250个pad,合计约900万个逻辑等效门,3600万个晶体管,芯片面积10．5mm×10．5μm。     

ULSI后端设计低功耗技术研究

提出一种新的ULSI后端设计低功耗流程,重点分析了版图压焊点位置摆放、宏单元位置规划、电源网络布局及物理综合功率优化设计等四项关键技术。采用SMIC 0.18μm 1P6M自对准硅化物CMOS工艺,设计了一种新型雷达SoC芯片,电路版图尺寸为7.825mm×7.820mm,规模为200万门,工作频率为100MHz。实验结果表明,采用低功耗物理设计技术后,芯片功耗降低12.77%,满足350mW功耗的设计要求。该电路已通过用户的应用验证,满足系统小型化和低功耗需求。     

ULSI后端设计低功耗技术研究

提出一种新的ULSI后端设计低功耗流程,重点分析了版图压焊点位置摆放、宏单元位置规划、电源网络布局及物理综合功率优化设计等四项关键技术。采用SMIC 0.18 μm 1P6M 自对准硅化物CMOS工艺,设计了一种新型雷达SoC芯片,电路版图尺寸为7.825 mm×7.820 mm,规模为200万门,工作频率为100 MHz。实验结果表明,采用低功耗物理设计技术后,芯片功耗降低12.77 %,满足350 mW功耗的设计要求。该电路已通过用户的应用验证,满足系统小型化和低功耗需求。     

百万门级系统芯片低功耗技术研究

针对超大规模集成电路低功耗设计技术市场需求的迅速增大,提出了一种新的百万门级系统芯片低功耗设计流程,重点分析了芯片系统级、电路级、逻辑级与物理级四个不同的层次的低功耗设计方法,包括系统构架、时钟与功耗管理算法等低功耗关键技术。以某新型雷达SoC低功耗设计为例,采用SMIC 0.18 μm 1P6M CMOS工艺进行设计,版图尺寸为7.825 mm×7.820 mm,规模约为200万门。实验结果表明,在100 MHz工作频率下,采用新的低功耗设计流程后,前端设计阶段功耗降低了42.79%,后端设计阶段功耗降低了12.77%,芯片总功耗仅为350 mW。样品电路通过了用户某新型相控阵雷达系统的应用验证,满足小型化和低功耗的要求。     

一种低功耗时钟芯片的设计与实现

本文讨论了一种低功耗时钟芯片的设计与实现。通过分析CMOS电路功耗产生原因,给出了详细的低功耗实现方案。流片后测试表明该芯片工作电流0.17mA,满足低功耗要求。     

低功耗便携式数字音频广播收音机中AAC LC解码器的设计优化

针对目前数字音频广播(DAB)收音机中DSP软件AAC+解码器功耗大的问题,该文提出了低功耗AAC LC解码器的ASIC设计,以极低的硬件代价完成了最基本的DAB+节目解码,加入DAB解码芯片后巧妙地实现了DAB+和DAB两种不同标准的兼容。该文设计优化了反量化与IMDCT算法,使用了分时工作法,从而实现了低功耗。该设计的系统时钟为16.384 MHz,采用0.18 m CMOS工艺,功耗约为6.5 mW,并与DAB信道解码结合,通过了FPGA开发板上的实时验证,且完成了芯片的版图设计,芯片面积为14 mm2。     

一种UHF RFID标签低功耗物理设计与实现

针对超高频射频识别(UHF RFID)标签低功耗、低成本的要求,本文基于EPC Class-1 Generation-2/ISO18000-6C协议,提出一种采用多电源电压域、新型时钟树综合与局部时钟树构建的物理设计方法。该方法结合广泛应用的门控时钟技术,对芯片时钟网络进行优化设计。与传统方法相比,该方法大幅度减少时钟缓冲器插入数量,有效降低时钟网络功耗,减小芯片面积。最终验证结果表明,所设计的标签符合协议,芯片总面积为0.72mm2,其中数字逻辑面积0.15mm2,平均功耗为9.76μW,在TSMC 0.18μm的标准CMOS工艺下实现流片。     

55nm工艺下SoC漏电功耗优化方法研究

随着工艺节点快速演进到深亚微米,芯片设计的复杂度大幅增加,高性能低功耗的构架逐渐成为主流设计要求.尤其是工艺发展到65nm及以下时,漏电功耗开始极速增大,在高性能要求不变的同时,要兼顾低功耗需求,这对芯片设计人员是个巨大的挑战.以55nm工艺的SoC设计为例,通过多阈值电压优化漏电功耗的方法,在芯片物理设计阶段,对设计的漏电功耗进行优化,使得设计性能和功耗满足需求.     

SoC低功耗设计及其技术实现

文章根据低功耗设计理论和方法,分别从系统级、模块级及RTL级三个层次上考虑一款SoC芯片功耗设计。在系统级采用工作模式管理方式,在模块级采用软件管理的方式,RTL级采用门控方式,三种方式的应用大大降低芯片了的功耗。仿真分析表明,该芯片的低功耗设计策略取得了预期的效果,实现了较低的动态功耗与很低的静态功耗。该SoC采用0．18μm CMOS工艺库实现,面积为7．8mm×7．8mm,工作频率为80Mnz,平均功耗为454．268mW。     

基于布线轨道的SoC芯片供电带设计优化

针对传统用Synopsys公司IC Compiler工具自动生成供电带的设计方法会对布线资源产生一定程度的浪费,而影响物理设计布线质量的情况,提出了一种基于布线轨道的供电带设计优化方法。该方法在保证电压降的基础上,充分利用布线轨道,将供电带设计简化为两个参数的选取,同时推导出这两个参数与供电带占用布线轨道比例的关系公式,为后续设计流程留出足够的布线资源,提高芯片整体布线质量。将该方法用在一款采用TSMC 0.152μm Logic 1P5M CMOS工艺的电力载波通信芯片物理设计中,芯片数字规模约80万门。结果表明,在电压降保持稳定的情况下,释放了总共约300条布线轨道,为成功完成物理设计奠定了基础。     

面向ISO18000-6C协议的无源超高频射频识别标签芯片设计

本文提出了一种面向ISO18000-6C协议的无源超高频射频识别标签芯片设计。为了降低芯片的成本和功耗,本文设计了一种低功耗且不含电阻的稳压电路,一种低功耗且频率精度达到4%的时钟产生电路,以及一种新颖的具有大动态范围的ASK解调电路。本文还阐述了基于门控时钟技术的低功耗数字基带电路设计。该标签芯片的总功耗约为14微瓦,灵敏度达到-9.5dBm,读取距离可达5米。整个标签采用TSMC 0.18um CMOS工艺实现,芯片尺寸为880um880um。     

用于超外差接收机的低压、低功耗高动态范围CMOS线性可变增益放大器

针对超外差接收机的自动增益控制网络,设计了一种结构简单的低压、低功耗全差分可变增益放大器.它由6级子电路级联而成,提供范围为81dB的数字控制增益,每一档为3dB,增益误差小于0.5dB.该电路工作于中频300kHz下,工作电压为1.8V,功耗仅为1.35mW.采用TSMC 0.18μm 1P6M CMOS工艺制造,芯片面积约为0.24mm2,低功耗及小芯片面积使其极适用于便携式通信系统的应用.测试结果达到设计要求.     

用于超外差接收机的低压、低功耗高动态范围CMOS线性可变增益放大器

针对超外差接收机的自动增益控制网络,设计了一种结构简单的低压、低功耗全差分可变增益放大器.它由6级子电路级联而成,提供范围为81dB的数字控制增益,每一档为3dB,增益误差小于0.5dB.该电路工作于中频300kHz下,工作电压为1.8V,功耗仅为1.35mW.采用TSMC 0.18μm 1P6M CMOS工艺制造,芯片面积约为0.24mm2,低功耗及小芯片面积使其极适用于便携式通信系统的应用.测试结果达到设计要求.     

"炎黄一号"WSC1115多视频格式转换芯片的设计与实现

介绍了一种新型的超大规模、深亚微米、模数兼容的视频格式转换芯片的设计与实现。该芯片的设计,创造性地从理论上解决了数字图像处理中的多个实际问题并将这些算法有机地结合在一起,用经济的高集成芯片技术,完成实时高速低功耗集成电路设计,还介绍了芯片设计流程和主要EDA软件开发系统。     

芯片级原子钟专用射频模块设计

为进一步实现原子钟的低功耗、微型化,设计了一种用于85Rb原子钟的专用射频模块芯片。该芯片采用了交叉耦合差分结构,利用串联的平面集成螺旋电感达到3 GHz的输出频率,同时采用了累积型MOS变容管,实现控制电压对于输出频率的单调调节。最终对设计芯片进行了仿真测试,并完成了流片与封装,基本达到了设计指标。     

疏耦合电子标签研究与实现

近年来,RFID电子标签技术成为热门新科技,由于功耗和成本的原因阻碍了其广泛应用.介绍RFID系统的组成和实现原理,给出低成本、低功耗无源电子标签芯片体系结构,提出低功耗射频接口电路、数字控制电路、存储电路设计关键技术和优化设计,并成功应用到基于IS0/IEC 15693协议无源电子标签芯片设计中,在SMIC 0.35μm E2PROM工艺条件下流片成功,芯片面积为1.86 mm2,设计指标满足标签芯片的性能要求.     

微捷码软件应用于高性能并行计算系统中复杂交换芯片的物理实现

本文主要介绍了面向并行计算系统互连应用的复杂交换芯片（Switch ASIC）的芯片结构、设计权衡和物理实现。该交换芯片通过集成3路16×16交叉开关和特别垫垒处理单元,不仅可支持具有高吞吐量和低延迟的多层多功能包交换,而且还在其16个RX／TX端口间提供了先进的全局垫垒处理加速功能;以156．25MHz频率运行,拥有80Gbps端口交换和240Gbps内部包交换容量以及3．12Gbps的端口吞吐量。通过对一些芯片路径多模多角下时序的仔细调整以及对输出片上时钟网络的0CV优化,以微捷码的B1aSt工具为主达成了4种功能模式、3个PVT角点下芯片物理实现的完全时序收敛。目前,该芯片已通过0．18μm／6MetalCMOS技术完成投片,拥有约2000万个晶体管、17个不同的时钟域、48个RAM宏块、12．39mm×12．39mm芯片尺寸以及1053个引脚倒装芯片封装。     

低功耗宽带低噪声放大器的设计

分析低噪声放大器的设计原理，采用两级电流复用负反馈结构，基于砷化镓(Gallium Arsenide,GaAs)工艺，利用先进设计系统(Advanced Design System,ADS)软件仿真设计了一款低功耗宽带低噪声放大器芯片，该芯片尺寸仅为1.5 mm×0.9 mm×0.1 mm。通过对芯片性能进行测试，在频带6～12 GHz内，其增益约为23 dB，噪声系数≤1.1 dB，端口回波损耗≥12 dB，输出功率1 dB压缩点P_-1≥10 dBm,+5 V电源端口工作电流为17 mA。     

一种芯片三维外观视觉检测光路设计

半导体芯片的三维外观检测是芯片生产过程中的一个重要环节,而其中的光路设计是三维外观检测技术中的一个难点和重点。针对QFP芯片的三维外观检测,提出了一种新的光路。新的光路通过采用数字相机和平面反射镜,在一个视场内同时实现了芯片的底面和四个侧面的成像。新的光路降低了标定的难度和后续软件计算芯片三维指标的难度,同时也减少了硬件成本。新的光路采用平行光路设计,可对外形尺寸为5mm×5mm～40mm×40mm范围内的QFP芯片进行清晰成像,从而使得一套外观检测装置可以检测各种型号的QFP芯片。此外,该光路减少了芯片输送时间,提高了检测效率。该光路已成功应用在外观检测设备中,实验结果表明,它较好的克服了目前外观检测装置的不足,并且能够满足工业实际生产要求。