一种基于时间限制条件的低功耗高层综合设计方案

提出了多电压时间限制下电路功耗最小的高层综合设计算法,其输入为数据流图及时间限制条件.由于多电压设计会引起低层布局时的连线复杂性提高,所以提出的算法在进行高层调度过程同时考虑了低层分区问题,即算法利用调度步骤降低功耗,利用分区步骤来减小连线的复杂性.该算法的时间复杂性为O(n2),n是DFG图中的结点个数.大量的DSP基准实验表明该算法使得电路功耗平均降低46.5%.     

一种热感集成电路功耗模型及其对动态电压调整技术的影响

提出了一种新型热感功耗模型,该模型能够准确估计出电压调整情况下的功耗和温度.实验结果表明如果忽略热效应,泄漏功耗将会被低估最高达52%.使用电压调整技术对电路的能量消耗和温度进行协同优化时,两者具有不一致的优化方向.温度是未来集成电路发展的一个重要限制因素,而温度优化方法可以降低电路温度最高达12℃,同时其能耗的增长低于最优解的1.8%.     

LCoS芯片集成可编程参考电压源的数字电路设计

介绍了LCoS显示系统的工作原理,分析了可编程参考电压源中各部分电路的功能和液晶显示器的电光特性,给出了可编程参考电压源的总体框图.用Verilog硬件描述语言完成了参考电压源数字电路的设计和编码算法,并用Cadence NC-Verilog对电路进行了仿真,给出了电路的仿真结果.用此算法设计的电路能够实现参考电压源输出口的时分多路复用,减小系统电路版图面积,降低系统的功耗.仿真结果显示系统电路的输出符合设计要求.     

红外读出电路中低功耗列读出级电路的设计

提出了一种用于红外读出电路的新型低功耗列读出级结构。该结构在传统主从列读出级电路的基础上,引进电压检测电路,通过检测相邻列中主运放的输出电压,动态地调节从运放工作电流,避免了传统结构中从运放需要始终工作在大电流下(>Imax)的限制,从而显著地降低了功耗。具体电路采用CSMC DPTM 0.5μm工艺实现,Hspice仿真结果表明,新型主从列读出级中从运放功耗与传统主从列读出级中从运放功耗相比,从运放的平均功耗最大可以节省75%。     

一种热感集成电路功耗模型及其对动态电压调整技术的影响

提出了一种新型热感功耗模型,该模型能够准确估计出电压调整情况下的功耗和温度.实验结果表明如果忽略热效应,泄漏功耗将会被低估最高达52%.使用电压调整技术对电路的能量消耗和温度进行协同优化时,两者具有不一致的优化方向.温度是未来集成电路发展的一个重要限制因素,而温度优化方法可以降低电路温度最高达12℃,同时其能耗的增长低于最优解的1.8%.     

三相电压源整流器最小开关损耗调制算法的研究(上)

三相全桥PWM电压源整流器(VSR)是一种优质的升压型四象限AC·DC变换器,能够输出稳定的直流电压和获得可调的输入电流位移因数。在许多应用领域中.对三相电压源整流器的整体效率要求日益提高。考虑到三相电压源整流器的开关损耗与调制算法密切相关.为此需要改进已有的调制算法.本文在理论上推导了电压源整流器多解性原理基础上.分析了传统SPWM和SVPWM算法的本质联系.提出了一种在三相电压源整流器目标函数中注入零序分量的最小开关损耗SPWM和SVPWM调制算法.并推导了功率器件的功耗计算公式。在利用MATLAB/SIMULINK对采用最小开关损耗SPWM和SVPWM调制算法的整流器进行仿真分析之后,采用DSP F28335实现了最小开关损耗PWM调制算法的电压源整流器实验平台.验证了有关结论。相比传统的SPWM和SVPWM调制算法.最小开关损耗PWM算法能够将整流电路提升效率2~3%     

一种高精度的CMOS带隙基准电压源

设计了一种采用0.25 μm CMOS工艺的高精度带隙基准电压源.该电路结构新颖,性能优异,其温度系数可达3×10-6/℃,电源抑制比可达75 dB.还增加了提高电源抑制比电路、启动电路和省功耗电路,以保证电路工作点正常、性能优良,并使电路的静态功耗较小.     

一种低功耗CMOS带隙基准电压源的实现

运用带隙基准的原理,提出了一种带启动电路的低功耗带隙基准电压源电路。HSPICE仿真结果表明,在25℃3、.3 V下,电路功耗为16.88μW;另外,在-30~125℃范围内,1.9~5.5V下,输出基准电压VREF=1.225±0.0015 V,温度系数为γTC=14.75×10-6/℃,电源电压抑制比(PSRR)为86 dB。该电路采用台积电(TSMC)0.35μm 3.3 V/5 V CMOS工艺制造。测试结果显示,电路功耗仅为16.98μW。     

一种低电压低功耗带隙基准电压源的设计

在分析典型带隙基准电压源的基础上,设计了一种低电压、低功耗的带隙基准电压源,采用二次分压技术降低了输出电压;采用亚阈值技术降低了电路的电源电压,进而降低了电路的功耗,通过PSpice的仿真证明该电压源具有较低的输出电压、较低的功耗和较低的温度系数.     

基于关键路径延时检测的自适应电压缩减技术

为了减小传统的最差情况设计方法引入的电压裕量,提出了一种变化可知的自适应电压缩减(AVS)技术,通过调整电源电压来降低电路功耗.自适应电压缩减技术基于检测关键路径的延时变化,基于此设计了一款预错误原位延时检测电路,可以检测关键路径延时并输出预错误信号,进而控制单元可根据反馈回的预错误信号的个数调整系统电压.本芯片采用SMIC180 nm工艺设计验证,仿真分析表明,采用自适应电压缩减技术后,4个目标验证电路分别节省功耗12.4％,11.3％,10.4％和11.6％.