2.5Gb/s SDH支路净荷处理器芯片实现(本期优秀论文)

设计了一种2.5Gb/s同步光纤网络SDH中支路净荷处理器芯片.采用双向4路总线流水线结构,77.76MHz的系统时钟,即可实时处理2.5Gb/s的SDH数据.每路流水线处理12个时隙的C-3或TUG-2到TUG-3的映射复用及解复用,包括TUG-3通道开销POH的监测及TU-3的指针处理,支持STM-16的帧结构.采用TSMC 0.13 μ m工艺流片,技术指标符合ITU-T标准.芯片面积只有传统方法的35%,满足光纤通信传输的要求,并已成功用于光纤通信设备.     

SDH异步复用映射模块简化设计与仿真

本文分析了SDH异步复用映射模块中E1支路信号异步映射复用的过程.通过固定的TU-12指针,完成了异步映射复用电路的简化设计.并详细分析了HDB3码变换电路和时钟/使能信号产生单元的设计过程.通过Quartus Ⅱ进行了功能和时序仿真.     

16路E1信号映射芯片TXC-04216的原理与应用

TXC-04216是TRANSWITCH公司生产的E1信号异步映射专用芯片，可以将16路E1信号异步以TU-12方式映射进入用STM-1的一个多片断，字节并行的SDH电信总线，用于光同步数字序列SDH中。本文介绍该器件的功能特性和内部结构，并给了实际应用电路框图。     

PDH到622Mb/sSDH/SONET映射芯片实现

 设计了PDH到622 Mb/s SDH/SONET的映射及逆映射芯片.集成了DS1/E1/J1成帧器、DS1/DS3复接电路和E1/E3复接电路,具有622 Mb/s和155 Mb/s的高速标准接口和3通道STM-1/STS-3分插复用总线接口,支持复用段1+1保护和UPSR环形网络拓扑结构.单片实现84通道DS1/J1或63通道E1到STM-1/STS-3的映射复用功能及多通道DS3/E3/STS-1到STM-4/STS-12的映射复用功能.支持点对点应用和环形应用,交换模式支持2016通道DS0/E0的应用.4颗芯片实现336通道DS1/J1或252通道E1到STM-4/STS-12的映射复用功能.采用TSMC 0.13 μm CMOS工艺流片,芯片规模约600万门,700管脚 PGBA封装,满足光纤通信传输的要求,并成功用于光纤通信设备.     

一种新型集成解复用接收器的设计

提出了一种基于楔形F-P腔滤波器的并行探测集成解复用接收器.利用转移矩阵方法对这种新型并行解复用接收器进行了理论分析,给出了并行解复用接收器并行探测四个波长的具体设计实例.最后,使用数值模拟的方法对这种新型并行探测集成解复用接收器的解复用性能和串扰特性进行了计算,并作了分析.     

两路STM-1开销和支路净荷处理的设计实现

利用低成本的FPGA实现两路STM-1开销和TU3/TU12支路净荷处理,同时利用FPGA内嵌的PLL产生155m线路时钟和77M参考时钟,以满足系统对时序的要求.设计支持19m和77m两种Telecom bus总线接口,支持TU3/TU12或混合模式的净荷处理.     

2.5Gb/s SDH/SONET传送开销处理器芯片实现

设计了一种2.5Gb/s同步光纤网络SDH/SONET中传送开销处理器芯片.采用双向4路总线流水线结构,77.76MHz的系统时钟,即可实时处理2.5Gb/s的SDH/SONET数据.支持STM-16、4路STM-4和STM-1的再生段开销和复用段开销处理以及STS-48、4路STS-12和STS-3的段开销和线路开销处理.采用TSMC 0.13μm工艺流片,电路规模约48万门,技术指标符合ITU-T标准.     

2.5 Gb/s SDH/SONET低阶支路处理器芯片设计

设计了2.5 6b/s SDH/SONET的低阶支路处理器芯片,单片实现STS-48/STM-16的低阶支路终结,包括低阶容器的通道监控,混合VT1.5/TU-11和VT2/TU-12容器的终结,V1/V2指针解释,虚级联数据的提取,开销字节的提取和处理,BIP-2检测,RDI/REI在发送方向的环回,VT/TU级的保护倒换等.采用TSMC 0.13 μm CMOS工艺流片成功,电路规模约12.6万门.满足光纤通信传输要求,并成功用于光纤通信设备.     

基于OCDM光码标签路由信息并行处理的研究

基于OCDM(光码分复用)技术和MPLS(多协议标签交换)技术,采用分离编解码方案对可并行光码标签路由技术进行研究.利用光极性特性实现标签与净荷的分离,采用FBG(光纤布拉格光栅)编码器对数据进行编解码.由于系统采用码分复用,允许不同净荷在时间上重叠,同一波长的OCDM标签路径在核心路由器中并行处理,提高了系统的吞吐量...     

2.5 Gbps收发器中1∶2解复用电路的设计

在2.5 Gbps高速串行收发系统接收端中1到2解复用电路位对于降低内核工作速度,减轻设计压力,提高电路稳定性起着关键作用.本文描述了基于电流模式逻辑的解复用电路工作原理,按照全定制设计流程采用SMIC0.18um混合信号工艺完成了高速差分数据的1到2解复用,并采用SpectreVerilog进行了数模混合仿真,结果表明该电路在2.5 Gbps收发器电路中可以稳定可靠地工作.