多速率POS测试CPCI模块设计原理及方法

对POS传输网络进行严格的测试是检验IP over SDH网络的必经途径,根据IP映射和解映射到SDH帧不同层次的协议及方法,阐明了设计原理,提出了相应的测试方案和设计实现方案,采用多速率接口芯片实现对SDH层次的适配,采用FPGA对SDH、IP层协议进行解析和发生的方法,实现了对SDH层和IP层的测试,实验结果证明设计实现方案是可靠的和行之有效的。     

基于Packet over SDH的以太网业务接入的设计实现

POS（Packet over SDH)是一项新兴的技术，它能够在传统的SDH传输平台上提供灵活和高效的数据业务支持，从而实现网络功能的增值。目前，POS作为IP宽带传送技术得到了广泛应用，特别是在城域网建设中受到人们的青睐。在现有的SDH设备中开发POS接口能极大地提高产品的竞争力，推动网络建设的发展。本文提出了一种在SDH设备中实现以太接入的整体解决方案，并介绍了基于FPGA设计的POS方案的设计思想和结构。该方案实现效率高，充分考虑了传输的可靠性，并且易于扩展。     

POS信号中IP包提取的设计及实现

针对目前广泛应用的POS技术,文章主要研究了POS信号中PPP／HDLC,LAPS／HDLC,SDL三种映射协议的封装格式及映射方式,提出了从POS信号中提取出IP数据包的方法,并用软件编程实现。     

STM-4提取VC-12解复用的FPGA设计

SDH作为当今通信网络重要的传输手段,具有前向和后向兼容性,各种不同速率的PDH信号、B-ISDN和ATM信号及其他新业务信号可通过适配复用进STM—N帧。论文通过对SDH复用原理的研究,提出了一种取代成帧器,基于FPGA的从STM-4提取VC-12解复用的设计方法,并选用Altera公司Stratix ii gx系列FPGA进行方案实现,最后加载到FPGA,在SDH测试仪搭建的环境下,利用QUARTUS Ⅱ的在线采集工具SignalTap对设计进行了验证。     

POS技术在实时测控系统中的应用

POS又称IP Over SDH，即Packet Over SONET／SDH．顾名思义，即通过SDH提供的高速传输通道直接传送IP分组。其基本思路是：通过点到点协议(PPP)将数据包映射进SONET／SDH帧结构净负荷区，用SDH和高速路由器组网，将路由计算与数据包转发分别处理，采用缓冲技术、硬件芯片快速处理技术及交换路由     

基于FPGA的超声信号数字正交解调器

利用FPGA设计用于检测微弱超声信号的数字正交解调器.将经高速A/D采样的数字信号分为两路正交的基带信号,通过数字混频、低通滤波和数据抽取,最后从两路正交基带信号中提取出超声回波信号的幅度信息.本文对数字正交解调进行了理论分析,并分别利用FPGA中的内建RAM实现数控振荡器,内嵌乘法器实现数字混频,IP核实现低通滤波器,及宏模块实现数学运算.对玻璃杯的扫描成像实验结果,证明了设计的正确性.     

浅谈宽带IP城域网组网方式

1 宽带IP骨干核心网技术 目前,较成熟的宽带IP骨干核心网技术有IPOver ATM、IP Over SDH(POS)、IP Over Optical。IPOver ATM融合了IP和ATM技术特点,发挥ATM支持多业务、提供QoS(服务质量保证)的技术优势;     

一种安全可靠性高的全新IP核保护方法

提出了一种基于3DES加(解)密双方认证系统的IP核保护方法,主要用于保护基于SRAMD工艺FPGA设计的IP核电路。在配置好的FPGA中,通过IP核外附加的内部保护电路和外部验证设备之间的互相通信认证,确认使用者的合法性,可有效防止IP核信息配置到FPGA过程中的非法盗取。详细介绍了这种新IP核保护方法的原理、结构和实现过程,并设计了一套基于此技术的简化双方认证系统。     

密集波分复用技术及测试

1 密集波分复用技术的概况1.1 概况 90年代以来,光通信技术的发展越来越快。同步数字传输体制(SDH)以其世界统一的光接口、完全同步传输、强大的网管功能和环状网络自愈能力强等优点,全面取代了PDH。同时,SDH既可承载ATM,也可采用POS接口通过PPP协议实现IPOver SDH。目前,一种新技术:Ethernet Over SDH已经商用化,特点是将以太网、快速以太网和千兆以太网数据帧直接映射进SDH的帧结构中,实现全网络无连接机制,各节点共享带宽,较之POS有更高的效率。因此,SDH仍为目前公共数字传输网络的最佳体制。提高每根光纤所传SDH信号传输速率     

基于FPGA的数字信号传输性能分析仪设计

数字信号传输性能分析是通信领域的一项重要技术,文中以FPGA(可编程逻辑门阵列)作为主控制器,设计一套数字信号传输性能分析仪。系统采用FPGA实现信号发生器,通过搭建外部电路模拟信道,从信号中提取时钟,分析数字信号的信道传输特性。其中FPGA产生m序列,实现曼彻斯特编码输出,并采用低通滤波器模拟信道,通过锁相环技术实现时钟提取,最终接入示波器观察眼图,实现数字信号传输性能的分析。实际测试结果良好,可以实现基本码型的输出、信道的模拟和时钟的提取,具有一定的实用价值。     

POS技术及发展趋势

本文介绍了通过ＳＤＨ直接传送ＩＰ分组的方法－ＰＯＳ。文章详述了ＰＯＳ所涉及的两个主要问题：协议数据的封装,高速路由器的实现。文章还针对其它ＩＰ五ＡＴＭ结合的方案,给出了ＰＯＳ技术几个突出的优点,即高效率,可扩展性和简单可靠,并结合数据运营商的实际,描绘了ＰＯＳ技术的应用前景。     

IPTV网络测试仪中流量生成器的设计与实现

根据IPTV网络性能测试的需求,提出了基于FPGA流量生成解决方案,给出了流量设计规则和详细的流标签设计格式,结合IP报文和自定义流的格式要求,描述了自定义IP包的生成过程。为了模拟网络环境中数据流的多样性和突发性,讨论了用于流调度的GRR算法,重点分析了均匀突发流的流模式和流表设计,最后通过FPGA对系统设计进行仿真验证,结果表明设计方案稳定,在IPTV测试仪的应用中取得良好效果。     

ATM交换机POS接入技术研究

POS即为Packet over SONET/SDH,是一种在同步光网络上承载IP数据的技术,也是当前因特网上一种重要的传输技术,该技术具有费用低、带宽利用率高、网络简单的优点,因此有广泛的应用前景。讲述了POS技术的原理,并结合ATM交换机,详细讨论了POS技术在硬件方面实现的原理及方法,在软件实现方面给出了功能单元、工作流程及设计要点。     

基于Interlaken协议的高速数据流接口设计与性能分析

目前,高速网络处理系统的板级互连带宽达到了40G比特速率级,这对网络处理系统的处理速度和吞吐量提出了极大的挑战。为解决核心路由器40 Gb/sPOS线路接口板中器件间的高速数据交互难题,采用Interlaken协议对高速数据流接口设计方法进行了研究,利用高端FPGA的高速通道和IP核设计技术,完成了链路层处理芯片与转发...     

基于FPGA的DDS信号发生器的设计与实现

针对专用DDS芯片功能单一的缺点,提出了基于FPGA的DDS信号发生器的设计方案。利用Xilinx公司的ISE完成了系统核心部分数控振荡器的设计,其中波形存储器通过调用IP核实现,方便且集成度高。通过功能模块仿真与最终完整电路测试,表明基于FPGA的DDS信号发生器稳定度高,分辨率高以及转换速度快,而且能够输出任意波形的信号。由于FPGA实现软核处理器,因此可以方便地对DDS进行修改与优化,具有无与伦比的灵活性。     

基于TSK3000A视频采集系统IP核设计

采用了32位微控制器TSK3000A、通用Wishbone总线规范IP核和BT656视频标准等。在FPGA软核设计时,采用了基于Openbus总线的系统设计方式,利用NB2开发验证平台,在Xilinx公司的Spartan-3系列FPGA芯片上下载实现,并接入平台进行验证。该设计的系统可以将输入的模拟视频信号处理之后显示在TFT真彩LCD屏上,图像清晰,系统稳定,可移植性好。     

基才FPGA的DDSIP核设计

以Ahera公司的QuartusⅡ7．2作为开发工具,研究了基于FPGA的DDSIP核设计,并给出基于SignalTapⅡ嵌入式逻辑分析仪的仿真测试结果。将设计的DDSIP核封装成为SOPC Builder自定义的组件．结合32位嵌入式CPU软核NiosⅡ,构成可编程片上系统（SOPC）,利用极少的硬件资源实现了可重构信号源。该系统基本功能都在FPGA芯片内完成,利用SOPC技术,在一片FPGA芯片上实现了整个信号源的硬件开发平台,达到既简化电路设计、又提高系统稳定性和可靠性的目的。     

基于PowerPC的控制器研究与设计

利用嵌入在Xilinx FPGA中的PowerPC技术,采用嵌入式可编程片上系统的设计思想,设计了基于现场可编程门阵列（FPGA）的控制器,实现在FPGA中定制完整的实时信号处理设备,方便了信号处理的设计。文中设计的控制器完成对快速傅里叶变换（FFT）、先进先出（FIFO）等模块的各控制信号的控制及对数据收发的控制。通过在总线上挂接自定义IP,增强了片上微机功能,使得设计更具灵活性。通过编制特定的软件代码,利用PowerPC的架构可以方便地控制FFT模块的处理点数。最后对该控制器进行了仿真,并在XUP VirtexⅡ pro实验板上对其功能进行了具体的实现。     

基于FPGA的IP承载网损伤仪设计

针对IP承载网的结构和技术特点,结合目前网络性能测试的现状和需求,提出了一种基于FPGA的IP承载网损伤仪的系统框架,研究了在FPGA上实现模拟丢包率的方法,阐述了损伤仪硬件模块的设计思想。该方案在仿真测试上通过验证,有着良好的应用前景。