滤波器在音频DAC测试中的应用

本文给出了模拟滤波器在使用ATE（Automatic Test Equipment自动测试设备）进行高精度音频DAC（数模转换器）测试中的应用,该方法提高了测试准确度,满足了芯片量产测试的需求。论文首先介绍了DAC在ATE上的基本测试方法,然后讨论了应用滤波器的音频DAC测试方案,最后通过Matlab数学仿真和搭建电路对实际的芯片进行测试,证明了该方案的有效性。     

高精度电流导引型ADC电流源偏置电路设计

设计了一种为高精度数模转换器提供偏置的参考电流源.经过流片测试结果表明,该偏置电路能够很好的工作于所设计的高精度数模转换器.     

一种新颖的数模转换器静态参数内建自测试方法

提出了一种新颖的数模转换器（DAC）静态参数内建自测试（BIST）方法。该方法采用斜坡信号发生器和两个参考电压作为标准信号源和误差极限电压,测试DAC的四个主要的静态参数：失调误差（offset）,增益误差（gain error）,积分非线性误差（INL ）和微分非线性误差（DNL ）,有效地节省了参考源的数目。静态参数计算的优化以及测试器件的共享使得BIST电路所占芯片面积大大减小。仿真结果表明该方法是一种简单的测试DAC静态误差的内建自测试结构。     

高精度单芯片DAC可提供18位单调性

为了满足自动测试设备、仪表、过程控制、数据采集以及通信系统等高精度工业应用领域的需求,德州仪器（TI）近日推出了目前业界最高精度的数模转换器（DAC）——DAC9881。该器件具有18位单调性、±2LSB积分非线性误差（INL）、±1LSB微分非线性误差（DNL）等优势,能提高系统性能并简化设计。     

100MHz 10bit CMOS电流型DAC设计

本文介绍一种可用于HDTV的100MHz 10bit CMOS电流型DAC设计方法。通过合理划分等权重电流和二进制权重电流，并在电路设计及版图设计中充分考虑工艺偏差、开关噪声以及温度电压等的影响，在CMOS工艺上实现高速高精度的电流型输出数模转换器(Current Steering DAC)。     

工业和控制应用的高集成度四通道16位、SoftSpanTM、电压输出DAC-设计要点431

引言 在工业控制和自动化测试应用中使用数模转换器(DAC)是很普遍.通用型自动化测度设备常常需要横跨多个电压范围的多通道精准控制电压.     

20位∑-Δ型数模转换器DAC1220及其应用

高精度数模转换器通常采用过采样技术,本文分析了DAC1220∑-△技术的基本工作原理,讨论了模拟操作、数字操作、接口控制等方面的具体操作方法,并结合具体应用给出DAC1220与TMS302F206的接口方法和具体程序.     

CS434x系列数模转换器及应用

Cirrus Logic公司最新推出的CS434x数模转换器(DAC)系列包括CS4344、CS4345、CS4346和CS4348四款产品,不仅保持了Cirrus Logic产品的出众声音品质,还是业界体积最小并且经济实惠的192 kHz立体声DAC.该系列为小尺寸10管脚封装,体积较现有的8管脚CS4334 DAC减少50%,降低了对印刷电路板的空间要求.     

新唐新推立体声DAC NAU8402

新唐科技推出内建2VrmsLineOut的立体声数位类比转换器（DAC）NAU8402,新元件是一款24位元立体声∑一△数模转换器（DAC）,内建2Vrms的模拟输出能力,适用于2Vrrns输出的消费类数码音频应用,如机顶盒,数字电视、A／V接收器和多媒体DVD／蓝光播放器。NAU8402具备24位元、高精度、信噪比（SNR）达98分贝的数模转换器（DAC）,取样频率可支持8KHz到96KHz。该元件采用业界标准的12S数字界面。     

一种GSM无线发射系统中的低功耗数模转换器

针对GSM标准无线发射系统中数模转换器(DAC)的要求,分析了影响其性能和功耗的限制因素,并在SMIC 0·13μm CMOS工艺1.2 V电源电压下设计了一款10位电流驱动型数模转换器(Current-steering DAC).使用最佳拟合线的算法衡量电流源匹配的随机误差对DAC静态非线性的影响,使得DAC的电流源...     

一种16位高速数模转换器(DAC)的设计与实现

基于Mixed-Signal CMOS工艺,设计了一种采用分段式电流舵结构的高速高精度DAC.电路设计中同时在该DAC的内部电路中采用了一种新的电流校准技术,既保证了DAC电路的高精度,又减小了梯度误差的影响.电路流片后的实际测试结果表明,该16位DAC在400MSPS转换速率下仍具有良好的性能.     

应用于AMOLED源极驱动的高精度DAC设计

针对OLED显示面板更高分辨率、更高精度的需求,本文提出了一种应用于高分辨率AMOLED源极驱动的高精度10bit DAC结构。设计的DAC由6bit的GAMMA校正电阻串DAC及4bit的基于尾电流源插值的输出缓冲器级联构成,达到高精度的同时占用较小的芯片面积。为进一步提高AMOLED驱动的灰阶电压精度,增加了一个DAC斜率可编程单元对线性DAC输出曲线进行进一步调节,以更好地拟合AMOLED显示屏所需的灰阶-电压曲线,此外,输出缓冲器采用尾电流源插值的方法来实现高精度的第二级DAC。在UMC 80nm CMOS工艺下,仿真结果表明设计的DAC的最大INL和DNL分别为0.47LSB、0.24LSB。在10kΩ电阻及30pF电容负载下,DAC电压从最低灰阶到最高灰阶的建立时间为3.38μs。驱动电路可以快速、精确地将图像数据转换为建立在像素电路上的电压,满足分辨率为1080×2 160驱动芯片的应用需求。     

一种带电流源校准的16bit高性能DAC

设计了一种带电流源校准电路的16 bit高速、高分辨率分段电流舵型数模转换器(DAC)。针对电流舵DAC中传统差分开关的缺点,提出了一种优化的四相开关结构。系统分析了输出电流、积分非线性和无杂散动态范围(SFDR)三个重要性能指标对电流舵DAC的电流源单元设计的影响,完成了电流源单元结构和MOS管尺寸的设计。增加了一种优化设计的电流源校准电路以提高DAC的动态性能。基于0.18μm CMOS工艺完成了该DAC的版图设计和工艺加工,其核心部分芯片面积为2.8 mm^2。测试结果表明,在500 MHz采样速率、100 MHz输入信号频率下,测得该DAC的SFDR和三阶互调失真分别约为76和78 dB,动态性能得到明显提升。     

基于16位SAR模数转换器的误差校准方法

为了实现较高精度(16位及更高)的逐次逼近(SAR)ADC,提出了一种误差自动校准技术。考虑到芯片面积、功耗和精度的折中,采用了电荷再分配分段电容DAC结构,并采用准差分输入方式提高ADC的信噪比。为了消除电容失配引入的误差,提出了一种误差自动校准算法,利用误差校准DAC阵列对电容失配误差进行量化并存储在RAM中,在AD转换过程中实现误差消除。     

微控制器PWM接口实现高分辨率D/A 转换器方法研究

本文针对嵌入式应用中PWM (Pulse-Width Modulation)方式DAC(Digital-to-Analog Converter)和独立DAC芯片选择问题,提出了通过插值方式和多PWM组合方式提高PWM方式DAC分辨率的方法;分析了PWM信号频谱,提出了模拟滤波器设计原则与方法.以MCU(Micro Control Unit)的PWM通道方式实现DAC,经过数据分析证明此方法稳定可靠.     

Design and analysis of high speed capacitive pipeline DACs

Design of a high speed capacitive digital-to-analog converter (SC DAC) is presented for 65 nm CMOS technology. SC pipeline architecture is used followed by an output driver. For GHz frequency operation with output voltage swing suitable for wireless applications (300 mV_pp) the DAC performance is shown to be limited by the clock feed-through and settling effects in the SC array rather than by the capacitor mismatch or kT/C noise, which appear negligible in this application. While it is possible to design a highly linear output driver with HD3 < ?70 dB and HD2 < ?90 dB over 0.5–5 GHz band as we show, the maximum SFDR of the SC DAC is 45 dB with 8-bit resolution and Nyquist sampling of 3 GHz. The capacitor array is designed based on the DAC design area defined in terms of the switch size and unit capacitance value. A tradeoff between the DAC bandwidth and resolution accompanied by SFDR is demonstrated. High linearity of the output driver is attained by a combination of two techniques, the derivative superposition (DS) and resistive source degeneration. In simulations the complete DAC achieves SFDR of 45 dB with 8-bit resolution for signal bandwidth 1.36 GHz with Nyquist sampling. With 6-bit and 5.5 GHz bandwidth 33 dB SFDR is attained. The total power consumption of the SC DAC is 90 mW with 1.2 V supply and clock frequency of 3 GHz.     

基于FPGA的高性能DAC芯片测试与研究

介绍了一种基于现场可编程门阵列（FPGA,field programmable gate array）的高性能数模转换器（DAC,digital to analog converter）性能参数的回路测试方法。以FPGA、DAC和模数转换器（ADC,analog to digital converter）等元器件为硬件测试平台,将待测数字信号转换成模拟信号再转换成数字信号,经过Matlab计算和分析后得到DAC芯片的静态特性参数和动态特性参数。其中失调误差为0.036%,增益误差为3.63%,信号噪声比为58 dB,信号噪声及失真比为57.75 dB,无杂散动态范围为62.84 dB,有效位数为9.3。测试结果表明：测试方法通用性好,精确度高,成本低。     

A low-power multi-bit /spl Sigma//spl Delta/ modulator in 90-nm digital CMOS without DEM

Multi-bit sigma-delta modulators are widely used in analog-to-digital conversion especially in the modern deep-submicron CMOS process. As the quantizer resolution of /spl Sigma//spl Delta/ modulators increases, the SNR performance improves. However, the feedback DAC has to maintain high linearity. The general practice to achieve that is to use dynamic element matching (DEM). The methodology proposed in this paper will greatly reduce the complexity or even avoid usage of DEM for multi-bit /spl Sigma//spl Delta/ modulators. The proposed methodology-truncation error shaping and cancellation-reduces the feedback DAC levels for multi-bit quantizers. A prototype was designed in a standard CMOS 90-nm process to demonstrate the proposed methodologies. It achieved targeted performance without DEM at low power consumption with small silicon area.     

A wideband cascaded sigma-delta modulator with improved nonlinearity effects

This work presents a wideband cascaded sigma-delta modulator (CLFSDM) that reduces the nonlinearity effects of components. This architecture offers a new noise-shaping function to achieve high resolution in wideband applications and reduce digital-analogue converter (DAC) mismatch from the multi-bit feedback. Moreover, the error cancellation schemes can be added in the digital circuit part to cancel the coarse quantization errors and thus effectively reduce the non-ideal effects such as DAC mismatch. The mismatches between the two stages, such as in the gain error and pole error, may seriously degrade performance. The blind on-line calibration technique is used to eliminate these imperfect analogue circuit errors in the digital circuit. Accordingly, this architecture can reduce the over sampling ratio (OSR), and the in-band noise can be significantly suppressed to achieve a high resolution in Matlab and Switcap2 simulations. Simulation results indicate this sigma-delta modulator is very efficient in wide bandwidth applications.     

雷达伺服系统中DAC位数和数字PWM位数的选择

雷达伺服系统是全闭环伺服系统。文中分析了D／A变换器（DAC）的工作特性以及在全闭环伺服系统中的应用特点。由于DAC和齿轮减速比都影响着伺服系统的开环增益，当系统开环增益一定时，DAC位数的实际作用和减速比的选择相互限制，在设计雷达伺服系统中需注意。文中同时指出，数字式PWM的实质也是一种DAC，它的位数选择同样遵循DAC的选择原则。