SOC技术及系统级低功耗设计

介绍了SOC设计中的IP核可复用技术、软硬件协同设计技术、SOC验证技术、可测性设计技术以及低功耗设计技术。对SOC低功耗设计中的瞬态功耗优化、平均功耗优化以及功耗的物理来源、电容充放电功耗、短路功耗、静电漏电功耗进行了分析。并对典型SOC设计中采取降低芯片和封装电容、降低电源电压,达到降低功耗的技术进行了研究。最后对系统级功耗设计中的电源系统低功耗设计、工作系统低功耗设计进行了探讨。     

VLSI电路低功耗设计研究进展

介绍了低功耗设计最新的研究进展,从低功耗设计流程、功耗估计方法、功耗优化方法、功耗优化工具软件、低功耗测试等几个方面,对低功耗的研究进行了系统和科学的阐述,可为相关研究设计人员提供有益的参考.     

SOC时代低功耗设计的研究与进展

在片上系统(SOC)时代,芯片内核的超高功耗密度以及移动应用市场对低功耗的无止境需求,使低功耗设计变得日益重要.文章全面系统地介绍了低功耗设计的相关内容,包括背景、原理和不同层次的功耗优化技术,着重介绍了面向SOC的系统级功耗优化技术.通过对已有研究成果按设计抽象层次和系统功能的分析,指出了其优化的全局性不够充分.提出了基于软硬件协同设计的系统功耗优化思路和设计流程,展望了SOC低功耗设计的发展方向.     

芯原全面采用SpringSoft VERDI侦错系统

SpringSoft日前宣布,ASIC设计与半导体IP供货商芯原股份有限公司（以下简称芯原）选用Verdi自动化侦错系统作为标准的侦错平台。Verdi软件现已全面部署至芯原全球研发部门,作为设计调试的参考流程,大幅缩短侦错时间并加速先进技术制程中的复杂数字IC与系统芯片（SoC）功能验证。     

多媒体SOC芯片的低功耗设计

从集成电路功耗原理出发,分析了CMOS电路功耗的来源,从集成电路设计的系统级、算法级、架构级、电路/门级以及工艺/器件级五个抽象层次出发,整理、总结了当前主要的低功耗设计方法,并在实际的移动多媒体处理应用SOC芯片设计中,平衡产品成本、设计复杂度、设计环境等多种因素,确定并应用了适合设计对象的低功耗设计方法的组合.通过对于样片功耗的测试分析,低功耗设计方法(组合)取得了预期的效果,实现了较低的动态功耗与很低的静态功耗.     

从RTL到GDSII——基于CPF的完整低功耗设计流程

众所周知,目前集成电路的功耗正变得越来越高。电路功耗密度的增长速度十分惊人,使得功耗管理几乎对每一类设计都变成了一个日益严峻的问题。从ASIC设计的角度来看,面向SoC的高效功耗管理技术从架构设计阶段就成为IC设计的一部分,而低功耗实现的技术则需要应用于从RTL到GDSⅡ设计的每一阶段。本文将着重介绍基于通用功耗格式(CPF:Common Power Format)的完整低功耗设计流程。     

台商新品

用于触控按键与滑动控制的MCU，低功耗、小尺寸的白光LED控制器，具有多重电源管理模式的低功耗SoC，提高性能并支持System Verilog的侦错平台，ARM内核的高性能SoC     

在线座谈

在线注册:http:www.ECCN.com/reg本次研讨会将对关注功耗的设计方法做一个比较全面的介绍,以Actel的最低功耗FPGA IGLOO为例,系统的介绍功耗的来源和影响功耗的各种因素,以及在开始一个设计的时候,设计者如何选择低功耗器件,设计的时候用来降低静态功耗和动态功耗的方法。参加本讲座以后,能够对如何为一个低功耗设计选择器件,以及如何在设计的时候降低功耗有所了解。     

55nm工艺下SoC漏电功耗优化方法研究

随着工艺节点快速演进到深亚微米,芯片设计的复杂度大幅增加,高性能低功耗的构架逐渐成为主流设计要求.尤其是工艺发展到65nm及以下时,漏电功耗开始极速增大,在高性能要求不变的同时,要兼顾低功耗需求,这对芯片设计人员是个巨大的挑战.以55nm工艺的SoC设计为例,通过多阈值电压优化漏电功耗的方法,在芯片物理设计阶段,对设计的漏电功耗进行优化,使得设计性能和功耗满足需求.     

日本VDEC采用SpringSoft VERDI侦错软件提升VLSI设计教育效率

SpringSoft宣布,日本VLSI设计教育中心(VLSI Design and Education Center)(VDEC)将提供SpringSoft的Verdi自动化侦错系统给日本的国立大学、公立大学、私立大学与学院,作为教育用途。VDEC是VLSI(超大规模集成电路)技术教育中心,以提升日本半导体产业VLSI设计教育及支持VLSI芯片制造为宗旨。VDEC在2010年4月经过审慎评估之后,选择了Ve rdi侦错系统。主要决策关键在于SpringSoft屡获嘉奖的侦错系统具备高效能、使用方便且为业界广泛采用。VDEC将部署     

芯片设计中的功耗估计与优化技术

在芯片设计中,低功耗一直是一个重要的目标,受到封装、供电、散热的约束,并且最大功耗限制越来越严格。在本文中,首先讨论了芯片中的功耗来源。接着,阐述了在设计过程初期可以采用的几项可以降低功耗的技巧。本文提出的方法用于架构设计和前段设计的初期,如功耗估计、低功耗架构优化和时钟门控等。     

SoC设计中的低功耗技术

SoC越来越成为设计的主流趋势，而应用系统对低功耗无止境的需求，使得SoC低功耗设计技术变得日益重要。本文首先介绍了低功耗的基本概念，包括原理、优化技术等，着重介绍了面向SoC的系统级功耗优化技术，最后展望了SoC低功耗设计的一些发展方向。     

多核处理器功耗优化与评估技术发展综述

多核处理器已经成为当前处理器设计的主流,其并行处理能力显著提高了处理器的性能,同时,多核处理器本身的高度集成度也使其功耗显著上升,从而在一定程度上限制了多核处理器的发展。本文描述了低功耗设计的基本理论、常用的低功耗设计技术和多核处理器中的功耗评估技术,并分析和总结了低功耗多核处理器研究的最新进展,可为多核处理器的设计提供有益的参考。     

蜂窝移动通信中的手机（12）

第五部份　低功耗设计和电源设计１ 低功耗设计１.１ 简述 蜂窝移动通信是从车辆通信开始的,第一代移动通信终端基本上是车载台,后期开始发展成手持台,被称作“大哥大”,可见又大又笨。第二代移动通信终端转向以手持台为主,被称作“手机”,越做越小,与此同时,守候时间越来越长。此中,技术奥妙虽然很多,但低功耗设计当属首推。１.２ 低功耗系统设计 １）系统功耗分析条件 假定条件： 　发射功耗０．１Ｗ～２Ｗ脉冲功率 　通话时间０．２～０．５小时／天 　收发时间比２／１,即发送激活概率１／３（指 通话时间） 　守候时间２４…     

一种低功耗时钟芯片的设计与实现

本文讨论了一种低功耗时钟芯片的设计与实现。通过分析CMOS电路功耗产生原因,给出了详细的低功耗实现方案。流片后测试表明该芯片工作电流0.17mA,满足低功耗要求。     

让低功耗设计由难变易

面向消费电子IC低功耗设计是个热点,但也是个难点。基于Si2行业标准组织通用功耗格式(Common Power Format,CPF)标准,且唯一经过量产证实的Cadence低功耗芯片设计解决方案,通过一个完整、     

SpringSoft推出第三代侦错平台Verdi3

SpringSofi（思源科技）公司日前推出该公司第三代自动化IC设计侦错产品Verdi3，能够让用户借由自定功能、定制环境以及增强工具间的互操作性来建立完整的lC侦错平台，该产品同时也具备新一代软件架构以增加产品效能与容量的提升。     

ASIC功耗估计和分析技术

功耗已越来越成为ＡＳＩＣ设计中必须考虑的重要因素。评述了对ＡＳＩＣ电路的各种功耗估计和分析方法，展望了功耗分析和估计技术的发展，为低功耗设计提供参考。     

SpringSoft推出第三代侦错平台Verdi3大幅提高验证生产力

EDA厂商SpringSoft公司3月5日发表该公司第三代自动化IC设计侦错产品。新的Verdi^3产品让用户借由自定功能、定制环境以及增强工具间的互操作性来建立完整的IC侦错平台,该产品同时也具备新一代软件架构以增加产品效能与容量的提升。     

中芯国际(SMIC)和Cadence共同推出用于65nm的低功耗解决方案Reference Flow4.0

<正>全球电子设计创新领先企业Cadence设计系统公司10月29日宣布推出一款全面的低功耗设计流程,面向基于中芯国际集成电路制造有限公司65nm工艺的设计工程师。该流程以Cadence(R)低功耗解决方案为基础,通过使用一个单一、全面的设计平台,可以更加快速地实现尖端、低功耗半导体产品的设计。"目前,功耗已成为一个关键的设计制约