百万门级系统芯片低功耗技术研究

针对超大规模集成电路低功耗设计技术市场需求的迅速增大,提出了一种新的百万门级系统芯片低功耗设计流程,重点分析了芯片系统级、电路级、逻辑级与物理级四个不同的层次的低功耗设计方法,包括系统构架、时钟与功耗管理算法等低功耗关键技术。以某新型雷达SoC低功耗设计为例,采用SMIC 0.18 μm 1P6M CMOS工艺进行设计,版图尺寸为7.825 mm×7.820 mm,规模约为200万门。实验结果表明,在100 MHz工作频率下,采用新的低功耗设计流程后,前端设计阶段功耗降低了42.79%,后端设计阶段功耗降低了12.77%,芯片总功耗仅为350 mW。样品电路通过了用户某新型相控阵雷达系统的应用验证,满足小型化和低功耗的要求。     

低压低功耗智能传感器模拟前端设计进展

介绍了国内外模拟前端低功耗设计的发展现状以及挑战。基于模拟集成电路功耗设计理论,对智能传感器模拟前端进行了分析,重点论述了模拟前端低功耗设计的特点以及系统级、电路级创新性的实现方法,展望了低压低功耗模拟设计技术的发展趋势。     

扫描电路测试功耗综述

随着集成电路制造技术的发展.高集成度使得测试时的功耗成为集成电路设计必须考虑的一个重要因素,低功耗测试也就成为了测试领域一个令人关注的热点.目前,低功耗测试技术的研究还在发展之中,工业生产中低功耗测试方法还没有得到充分的应用.在集成电路中采用扫描结构的可测试性设计方法,能够提高测试覆盖率.缩短测试时间,已在集成电路测试中得到大量应用.基于扫描结构的数字集成电路,学术界已提出了许多方法降低该电路的测试功耗,本文对此方面的研究进行综述.随着测试技术的发展,测试功耗的理论也将日益深入.     

DDS电路的低功耗设计

枝节式数字频率合成器（DDS）是现代频率合成的主要工具,具有频率分辨率高、频率转换速度高等优点。很长一段时间,DDS设计一直受限于高功耗所带来的高成本,并且应用系统的低功耗需求也使得DDS电路的低功耗设计变得日益重要。文章首先对影响CMOS集成电路功耗的各种因素进行了总结,然后结合DDS电路的实际情况,对DDS电路在设计上进行了算法级和系统级的改进来降低功耗。算法级采用了改进的CORDIC算法;系统级采用并行运算的方法来实现。流片验证了改进后的结构可以使功耗减小20％左右。     

低功耗方法在SoC芯片设计中的应用

SOC芯片设计在集成电路设计中占据重要位置,低功耗设计是SoC设计过程中的重要环节。本文首先全面分析了CMOS电路的功耗组成和功耗估计的相关理论,随后从各个设计层次详细分析了SOC芯片低功耗设计的理论及其实现方法。     

马氏链在VLSI电路功耗估计中的应用

本文在介绍集成电路功耗的基础上,论述了RT-Level对电路的动态功耗进行分析的方法.这种方法应用随机过程中的马氏链对组合电路中的动态功耗进行分析,属于静态的分析方法,已知输入信号的统计特征和电路的逻辑功能就能够对组合电路的动态功耗进行分析.     

基于嵌入式处理器的系统级低功耗管理研究

针对嵌入式系统低功耗设计问题,分析了动态功率管理DPM和动态电压/频率调节DVFS两种嵌入式功耗管理策略,并提出了系统级低功耗控制框架.讨论了基于嵌入式处理器i.MX1硬件平台实现系统级功耗控制方案,并给出了具体的设计方法.实际应用表明,该设计方案可有效降低系统能耗.     

基于功能仿真的RTL级低功耗优化

针对复杂集成电路设计中的功耗问题,提出了基于典型功能仿真和代码解析通过逻辑重组、操作隔离、预计算等技术实现寄存器传输级(RTL)低功耗的优化方法,该方法工作在RTL级,只需得到HDL仿真工具的支持。实验结果表明采用文章所提出的优化方法可显著降低电路功耗。     

马氏链在VLSI电路功耗估计中的应用

本文在介绍集成电路功耗的基础上，论述了了RT-Level对电路的动态功耗进行分析的方法。这种方法应用随机过程中的马氏链对组合电路中的动态功耗进行分析，属于静态的分析方法，已知输入信号的统计特征和电路的逻辑功能就能够对组合电路的动态功耗进行分析.     

低功耗SAR ADC的高性能比较器综述

目前逐次逼近型模数转换器(SAR ADC)已经成为低功耗数模混合集成电路中模数转换器的首选架构,其中的核心模块—高性能比较器的功耗大小直接决定了SAR ADC的整体功耗。文章从低功耗SAR ADC系统出发,聚焦高性能低功耗电压域和时间域比较器的发展历程与最新研究进展,总结了通过优化SAR逻辑实现低功耗比较器的技术方法。该综述为数模混合电路设计者了解并掌握SAR ADC中高性能低功耗比较器技术提供有力参考。     

一种面向多媒体SOC的微状态低功耗设计方法

针对目前移动多媒体SOC设计中日益突出的功耗问题,结合传统的动态功率管理和动态频率调整中的负载预测和反馈控制两种方法,同时利用系统中各类IP和设计模块的可配置特性,提出了一种基于微状态的面向多媒体应用SOC的系统级低功耗设计方法。该方法以F-ARIMA过程作为负载预测模型,以最后期限缺失率作为反馈控制信号来实现系统实时动态在微状态之间进行切换,从而尽可能使得负载能均匀分布于运行期间。该方法在保证多媒体服务质量(QOS)的同时,有效降低了系统功耗。     

测试与可测试性设计发展的挑战

CMOS器件进入超深亚微米阶段,集成电路(IC)继续向高集成度、高速度、低功耗发展,使得IC在测试和可测试性设计上都面临新的挑战.本文首先介绍了测试和可测试性设计的概念,分析了测试和可测试性设计面临的困境;然后讨论了系统芯片设计中的测试和可测试性设计,最后对测试和可测试性设计的未来发展方向进行了展望.     

低功耗SOC的动态时钟管理

介绍了一种系统级设计的时钟管理方案以及功耗管理模块的实现;分析了该方案在实现中可能存在的问题,并给出解决方法。此方案可以显著地降低时钟网络的动态功耗,弥补了现有工具只能在设计后期才能发挥作用的不足,达到了降低整个SOC芯片功耗的目的;引用具体设计项目,说明系统如何动态地调节时钟频率。     

SoC低功耗设计及其技术实现

文章根据低功耗设计理论和方法,分别从系统级、模块级及RTL级三个层次上考虑一款SoC芯片功耗设计。在系统级采用工作模式管理方式,在模块级采用软件管理的方式,RTL级采用门控方式,三种方式的应用大大降低芯片了的功耗。仿真分析表明,该芯片的低功耗设计策略取得了预期的效果,实现了较低的动态功耗与很低的静态功耗。该SoC采用0．18μm CMOS工艺库实现,面积为7．8mm×7．8mm,工作频率为80Mnz,平均功耗为454．268mW。     

Viterbi解码器RTL级设计优化

当今芯片产业竞争激烈,速度低、面积大、功耗高的产品难以在市场中占有一席之地。Viterbi解码器作为一种基于最大后验概率的最优化卷积码解码器,被广泛应用于多种数字通信系统中,却由于其较高算法复杂程度,给芯片设计带来了挑战。针对芯片的速度、面积和功耗,通过对Viterbi解码器RTL级设计的若干优化方法进行研究和讨论,实现了一个应用于DVB-S系统的面积约为2万门的Viterbi解码器。     

一种改进的高层功耗估计方法

本文讨论了集成电路高层功耗估计方法,并针对线性位相关系数模型提出了一种更为精确的功耗估计方法,它可用于功耗驱动的VLSI高层综合。实验结果表明当信号为有限参数的平稳时间序称时,这种估计方法比原有用信号的相关系数来代替强相关位相关系数的方法具有较高的精度,从而提高了在VLSI高层设计时对模块功耗估计的精度。     

基于IP的系统芯片(SOC)设计

随着集成电路设计与工艺技术水平的提高，出现了系统芯片(SOC)的概念。本文介绍了基于IP的SOC设计方式的设计流程，指出了其与传统IC设计方法的不同。讨论了支持SOC设计的几种关键技术，并对SOC的技术优势及发展趋势作了全面阐述。     

可编程信号处理器的低功耗设计

可编程信号处理器已获得广泛应用，随着VLSI技术的发展，现在已可利用信号处理器实现SOC功能，实现SOC功能还必须降低处理器的功耗。本文首先叙述可编程信号处理器降低功耗的各种途径，然后介绍低功耗可编程处理器的结构设计，最后对最新的TMS320C55X的低功耗性能进行分析。     

超低功耗微机控制系统设计

本文针对便携式仪器仪表类低功耗产品开发的需求,从微处理器选型、外围逻辑电路设计、电源高低电压切换等三个方面详细介绍了微机控制系统超低功耗设计思路,并将其成功应用于某电池供电的IC卡仪器仪表产品中,这些技术和策略具有一定的普适性和推广应用价值.     

Modem chip for subscriber carrier system

This paper is focused on the design and realization of a custom IC applied as the backbone of a subscriber carrier system. The chip contains both a modulator and demodulator, and is realized on a small die size in a standard low voltage bipolar technology. The carrier system architecture is such that, for both the exchange and the subscriber modem, the same IC can be used with a minimum of external components. Specifically interesting on the IC itself is the overall DC coupling in order to reduce the number of output pins and external components, the biasing and powering scheme which results in a very low power dissipation (mandatory for line-charged battery operation), the wide range of automatic gain control, and the precautions taken to prevent carrier intermodulation.