RTL综合中的格式剖别

由于寄存器传输级（RTL）行为描述可以精确地确定数字系统的操作,所以寄存器传输级综合成为当前EDA行业的主流设计方法。实现从寄存器传输级行为描述到门级结构描述转换的RTL综合,是组合逻辑／时序逻辑综合理论在HDL（硬件描述语言）上的具体应用。设计寄存器传输级综合工具的基础是格式判别,即将行为描述中的组合逻辑与时序逻辑区分开来,利用组合逻辑综合与时序逻辑综合分别进行处理从而完成寄存器传输级综合,提出一种易于实现的格式判别方法,该方法利用赋值语句为核心的中间数据格式以及逻辑综合所能接受的条件判断此赋值语句组合是组合逻辑还是时序逻辑,并生成不同层次、功能相对独立的RT单元以便利用对应的组合逻辑综合或时序逻辑综合处理此RT单元,从而在实现RTL综合的过程中使组合逻辑综合和时序逻辑综合得到最大限度的重用。最后文中给出一些测试实例和结果分析,通过测试实例和结果分析表明该文提出手方法不但有效地区分了组合逻辑和时序逻辑,而且由于通过对组合逻辑综合和时序逻辑综合最大限度的重用,使寄存器传输级综合的开发时间大大缩短,此方法已经用于作者的RTL综合系统中。     

面向HDL描述基于路径覆盖的模拟矢量自动生成方法研究

提出和实现了一种面向HDL描述基于路径覆盖的模拟矢量自动生成方法,该方法在约束生成时只考虑控制语句的条件表达式，可有效避免生成冗余约束；利用扩展的决策图模型解决了中间信号到初始输入的传播问题和信号依赖关系问题，以及处理各种HDL描述风格的问题；采用约束逻辑编程方法解决了由位、位向量和整型变量组成的约束系统的统一处理问题,实验结果表明该方法能加快模拟矢量生成速度，提高路径覆盖率．生成的模拟矢量也能用于低层次设计验证和故障模拟，加快了设计进度,将该方法的原型系统用于一个32位微处理器核RTL级验证，发现了RTL级设计描述中的错误．     

有限自动机RTL描述的一种有效逻辑转换

本文为有限自动机M的RTL描述(有限自动机M的RTL描述请参看文[2])建立了几种转换规则和等效定理,并根据这些规则和定理将M的RTL程序转换为与M的硬件结构相对应的逻辑表达式。 1.预处理 为了进行这种转换必须做如下的准备工作。 (1) 为M的RTL程序中的各个语句指定命令字。命令字是语句执行的条件,语句     

RTL验证中的混合可满足性求解

RTL混合可满足性求解方法分为基于可满足性模理论(SMT)和基于电路结构搜索两大类.前者主要使用逻辑推理的方法,目前已在处理器验证中得到了广泛的应用,主要得益于SMT支持用于描述验证条件的基础理论;后者能够充分地利用电路中的约束信息,因而求解效率较高.介绍了每一大类中的典型研究及其所采用的重要策略,以及RTL可满足性求解方面的研究进展.     

用Design Compiler进行逻辑综合概述

逻辑综合是RTL到GDSII设计流程中非常关键的一步.理解逻辑综合的过程,掌握逻辑综合的策略,是进行逻辑综合的前提条件.给目标设计施加完整的综合约束,创建逻辑综合脚本,分析综合结果,是进行逻辑综合过程中必要的步骤.     

RTL综合中基本时序逻辑元件的综合方法研究

锁存器与触发器的综合是RTL综合中时序逻辑综合子系统的主要研究问题之一，不同的RTL时序电路描述综合出的元件各不朴同。文中从VHDL语言的RTL描述特征手术，研究了RTL综合中锁存器与触发器的综合方法，阐述了采用锁存器及触发器的各种不同情况，同时说明如何才能正确地区分锁存器及触发器，文章最后的实验结果验证了该方法。     

基于VHDL语言的控制器设计与验证

介绍了设计与MCS8051微处理器指令集完全兼容的微处理器芯片的方法和过程。 设计中采用自上而下的结构化设计方法。利用VHDL语言对目标芯片进行描述仿真，逐步细化 ，最后综合成逻辑级的网表。该文中重点介绍了VHDL结构化层次设计、FPGA验证以及在RTL 级利用VHDL语言对控制器单元的设计。     

面向媒体处理器可重定目标编译器的代码生成

在可重定目标编译器的设计与实现中,RTL中间表示具有内部的树结构表示形式和外部的正文表示形式的特性,使RTL适合作为可重定目标编译器中的中间表示。利用RTL的这种双重特性,提出适用于可重定目标编译器的代码生成技术,通过树模式匹配的方法建立中间表示与机器描述中指令模板的映射关系,实现汇编代码的输出。通过MD32Builder集成环境的构建,证明该技术简单易行。     

HDL描述中决策图模型的提取方法和实现

决策图模型描述了TVLSI设计信号间的数据依赖关系，在VLSI设计验证中有广泛的应用。该文扩展了已有的决策图模型，给出了从硬件描述语言描述的设计中抽取决策图模型的方法并加以实现。将该方法用于RTL级模拟矢量自动生成系统，取得了良好的效果。     

RTL数据通路模拟矢量自动生成方法研究与实现

针对已有的RTL数据通路模拟矢量自动生成方法的不足，提出一种利用约束逻辑编辑(CLP)自动生成数据通路模拟矢量的新方法．该方法首先对给定的Verilog RTL描述采用程序切片进行设计化简，然后对化简后的结果基于位向量算术原理生成CLP约束，并利用CLP求解器GProlog进行约束求解，最终生成满足输出要求的模拟矢量．该方法约束求解速度快，生成的约束是统一的，得到的模拟矢量较完备，能满足模拟验证的要求．实验结果表明，文中方法是一种高效的RTL数据通路模拟矢量自动生成方法．