DTMB标准中LDPC码的译码实现

提出了一种准循环低密度校验码的部分并行译码结构,按照该结构设计的译码器可兼容多种码率的准循环低密度校验码,同时适用于规则码和非规则码,因此只需设计1个译码器就可完成不同码率的准循环低密度校验码的译码.在Altera公司的StratixⅡ-EP2S90器件上实现了DTMB标准中3种准循环低密度校验码的译码器.FPGA实现结果表明,与传统的译码方案相比,该译码方案可节省大约45%的逻辑单元.     

基于串行消息传递机制的QC-LDPC码快速译码算法研究

针对准循环LDPC(QC-LDPC)码基于洪水消息传递机制译码算法的不足,该文提出了一种快速的分组串行译码算法。该算法通过将LDPC码的校验节点(或变量节点)按一定规则划分成若干个子集,在每一轮迭代过程中,依次对各个子集中的校验节点(或变量节点)并行地进行消息更新,提高了译码速度。同时根据分组规则,提出了一种有效的分组方法,并通过分析发现基于循环置换阵的准循环LDPC码非常适合采用这种分组译码算法进行译码。通过对不同消息传递机制下准循环LDPC码译码算法性能的仿真比较,验证了在复杂度不增加的情况下,该译码算法在继承了串行译码算法性能优异和迭代收敛快等优点的同时,极大地提高了准循环LDPC码的译码速度。分析表明,分组串行译码算法译码速度至少为串行译码算法的p倍(p为准循环LDPC码校验矩阵中循环置换阵的行数或列数)。     

一种旋转重复累积(RA)码的设计

文中分析了重复累积(RA)码的结构特点以及编码过程,设计了一种采用旋转结构的重复累积码.该码具有低密度码的特点和优点,同时具有旋转结构,编码简单,译码方便,易于调整码率,易于硬件实现等特点.文中给出了由置换子矩阵的索引确定交织序列的算法.仿真结果表明,长度适合的RA码性与通过复杂方法构造出来的码字性能接近.     

不规则重复累积码的分析与仿真

本文主要研究非规则重复累积码(Irregular RepeatAccumulate,IRA码)的编译码原理。着重整理与实现了IRA码的编译码方法 ,对IRA码译码算法进行了研究。最后,对IRA码进行矩阵整理、仿真和分析,从而得出该码编译码性能以及相应的分析结果。     

基于CUDA的任意非结构化LDPC码的高吞吐量并行译码设计与实现

由于非结构化的低密度奇偶校验码(LDPC)具有更优异的纠错性能而受到广泛关注,但其非零元素分布较不规律且没有循环或准循环的子矩阵的构造方式,增加了译码器实现的设计难度.本文提出了基于CUDA的译码器设计,用于支持任意非结构化LDPC码的高吞吐量并行译码.利用校验矩阵压缩重排、优化信息存储等手段,设计实现GPU上高效的并...     

LDPC码全并行译码器的设计与实现

本论文用可编程逻辑器件(FPGA)实现了一种低密度奇偶校验码(LDPC)的编译码算法.采用基于Q矩阵LDPC码构造方法,设计了具有线性复杂度的编码器. 基于软判决译码规则,采用全并行译码结构实现了码率为1/2、码长为40比特的准规则LDPC码译码器,并且通过了仿真测试.该译码器复杂度与码长成线性关系,与Turbo码相比更易于硬件实现,并能达到更高的传输速率.     

基于高斯近似的IRA码构造算法研究

介绍了非规则重复累积码(IRA)的结构,对其Tanner图和校验矩阵进行了分析。IRA码的构造分为优化度分布和设计奇偶校验矩阵2部分。在AWGN信道下,对给定的噪声方差,采用高斯近似的方法优化度分布并得出优化结果。根据度分布和相应规则设计奇偶校验矩阵,给出了设计步骤。对设计出的码进行计算机仿真,结果表明这类码相对于计算机随机构造的LDPC码能带来性能上的提高,且随码长增加,码的性能有明显改善。     

IRA码密度进化方法分析与门限判决

针对IRA(非规则重复累积)码的和积译码算法,深入研究了其密度进化方法的原理,并推导了2种密度进化实现算法,即IRA码的离散密度进化和高斯近似算法。在AWGN(加性高斯白噪声)信道中利用2种算法对DVB-S2标准中的IRA码进行门限判决,并对其中的一类码的译码性能进行仿真,为研究和应用DVB-S2标准提供了参考数据。     

基于PEG算法的准循环扩展LDPC码构造

推导证明了准循环结构的LDPC码(low-density parity-check code)一致校验矩阵与其对应Tanner图环结构之间的一些重要关系.在此基础上提出了一种基于PEG(progress edge growth)算法的准循环扩展LDPC码构造算法,利用PEG算法产生基矩阵,再对基矩阵进行准循环扩展.该扩展算法可以在不改变基矩阵度分布比例情况下,有效消除基矩阵中的短环.仿真结果表明,在码长相同、码率和度分布近似情况下,新算法得到的码在经典BP和MS译码算法下性能不亚于PEG等方法构造的码.通过对比分析认为,在给定度分布的情况下,优化设计的环结构可明显改善译码性能,此算法利用准循环码环结构交叠较少特点,较好地实现了编码复杂度和译码性能之间的统一.     

基于循环群的准循环LDPC码构造

随机LDPC码的编码相当复杂,相对随机LDPC码而言准循环LDPC码具有编码复杂度低的特点,它可以用移位寄存器来实现线性复杂度的编码器.LDPC码通常采用Tanner图上的和积算法进行迭代译码.对于无圈的Tanner图,即girth为无穷大的Tanner图,和积译码是一种最优译码算法.本文提出了一种基于行列约束的LDPC码代数构造方法,这种构造方法可以构造出一类二元的准循环LDPC码,它的girth不小于6.仿真结果表明,构造出来的LDPC码在AWGN信道下采用和积迭代译码就误块率与误码率等方面的性能可与标准码相当.     

Layered Approx-Regular LDPC: Code Construction and Encoder/Decoder Design

Layered approximately regular (LAR) low-density parity-check (LDPC) codes are proposed, with which one single pair of encoder and decoder support various code lengths and code rates. The parity check matrices of LAR-LDPC codes have a "layer-block-cell" structure with some additional constraints. An encoder architecture is then designed for LAR-LDPC codes, by making two improvements to the Richardson-Urbanke approach: the forward substitution operation is entirely removed and the dense-matrix-vector multiplication is handled using feedback shift-registers. A partially parallel decoder architecture is also designed for LAR-LDPC codes, where a layered modified min-sum decoding algorithm is used to trade off among complexity, speed, and performance. More importantly, the interconnection network, which is inevitable for partially parallel decoders, has much lower hardware complexity compared with that for general LDPC codes. Both the encoder and decoder architectures are highly flexible in code length and code rate.     

Design of punctured serially concatenated convolutional codes

An effective algorithm for the design of punctured serially concatenated convolutional codes (SCCCs) is proposed. The algorithm is based on the density evolution technique, and its main goal is to design a code matching the outer and the inner encoder in order to reduce the bit error rate (BER) in the SNR operating region ranging from the waterfall to the error floor of the designed SCCCs. The concepts are illustrated for some specific SCCC schemes. Finally, simulation results and comparisons with other approaches proposed in the literature confirm the effectiveness of the proposed algorithm.     

A 10 Gbit/s OCDMA system based on electric encoding and optical transmission

An electric encoded/optical transmission system of code division multiple access （CDMA） is proposed. It encodes the user signal in electric domain, and transfers the different code slice signals via the different wavelengths of light. This electric domain encoder/decoder is compared with current traditional encoder/decoder. Four-user modula- tion/demodulation optical CDMA （OCDMA） system with rate of 2.5 Gbit/s is simulated, which is based on the optical orthogonal code （OCC） designed in our laboratory. The results show that the structure of electric encoding/optical transmission can encode/decode signal correctly, and can achieve the chip rate equal to the user data rate. It can over- come the rate limitation of electronic bottleneck, and bring some potential applications in the electro-optical OCDMA system.     

CMMB标准中RS编码的FPGA实现

简要介绍了移动电视传输标准CMMB中RS(里德-索罗门)编码的特点.采用Matlab进行算法验证,并用FPGA实现.字节交织使用乒乓流水线结构,缩短了等待时间.针对k=176设计出节约成本的编码器.提出利用VGA接口获取FPGA验证数据源,使用"编码-解码-重现"的模式对RS编码器充分验证.     

一种新的脉动阵列RS码编码方法

本文首先讨论了一种适用于高速场合的RS编码器的算法与结构－它由r 1个脉冲单元组成,其中r为校验位的数目。这种编码算法是基于码生成元矩阵的栖西表达,编码器中没有限制其开关速度的全局时钟,故可在高速场合中得到应用,然后给出了一种应用于该编码器的改进方案：该方案消除了栖西单元中的除法器,并且还没有了求逆运算,故降低了编码器的复杂度,可有效地加速编器的数据吞吐率,从而使其更适用于极高速场合。     

基于伪随机码置乱的分布式视频残差编码端码率控制算法

提出一种基于伪随机码置乱的分布式视频残差编码端码率控制算法,利用伪随机码对残差视频帧的像素进行置乱处理,将信源图像与其边信息图像之间的差别均匀化,实现帧级别上的码率估计,即每一帧用同一码率发送。如果收端译码失败,利用提出的一种量化序号估计算法能显著提高译码成功率,解决码率低估问题。同时发端视频残差帧的特性能近似表示收发两端信号之间的相关性,因此,发端无需产生一个预测的边信息。仿真结果表明,该算法发端复杂度低、译码成功率高、系统延迟小、率失真性能良好。     

面向IEEE802.16e的高效LDPC编码器设计

基于矩阵乘法的高斯消元法提出了一种通用的LDPC编码器结构,该结构使用移位寄存器和简单的选线实现了复杂的矩阵向量相乘运算并且不需要存储庞大的校验矩阵。然后根据IEEE 802.16e标准中对校验矩阵的定义,利用FPGA实现了编码器的硬件结构,并且由仿真结果可知这种LDPC编码器结构降低了逻辑资源开销,提高了编码速度。     

MODIS多光谱图像压缩研究

为有效存储MODIS多光谱图像数据,该文提出一种基于谱间预测和整数小波变换的多光谱图像压缩算法.首先通过构造谱间最优预测器去除谱间冗余,再利用整数小波变换和SPIHT算法对预测误差图像去除空间冗余,最后进行自适应算术编码.该方法可实现MODIS多光谱图像的无损、近无损和有损压缩,取得了满意的实验结果;在不同小波基条件下与3D-SPIHT算法比较,表明了该方法的有效性.     

一种极低码率视频压缩编码算法的VLSI结构

本文提出了一种基于分类矢量量化的极低码率视频编码算法及其ＶＬＳＩ结构,它结合了四叉树分割,分类矢量量化算法,变块大小运动估计等多种算法,在获得较高压缩率同时,又克服了低码率图像编码算法中常见的边缘细节模糊的缺陷,同时,本算法在保留了矢量量化解码顺简单的优点的同时,并给出了一种易于ＶＬＳＩ实现的编码器结构,其中运动估计电路可和矢量量化器共用处理器阵列,从而减少了编码器的电路规模。’