一种L频段快速跳频频率合成器的设计和实现

结合数字式频率合成器(DDS)和集成锁相环(PLL)各自的优点,研制并设计了以DDS芯片AD9851和集成锁相芯片ADF4112、4106构建的高分辨率、低杂散、宽频段频率合成器,并对该频率合成器进行了分析、仿真和试验,从仿真和实际测试结果看,该频率合成器达到了设计目标。该频率合成器能在L波段上实现每赫兹频率步进,相位噪声能满足-73dBc/Hz@1kHz、-83dBc/Hz@10kHz、93dBc/Hz@10kHz,杂散优于-60dBc,频率转换速度优于为50μs。     

3.1~4.9 GHz宽带低相位噪声频率源的研制

基于LTC6946-2频率合成器设计了3.1~4.9 GH频率源,给出了参数设计过程和实物测试结果。该频率源具有宽带、低相位噪声、低杂散、低成本和占用面积小等特点。经过硬件调试达到的主要指标为:输出频率3.1~4.9 GHz,步进10 MHz,相位噪声优于-97.8 dBc/Hz@1 kHz和-99.3 dBc/Hz@10 kHz,杂散优于-90 dBc。     

高抗振X波段低相噪频率合成器

介绍了一个X波段频率合成器的设计,该频率合成器通过采用混频锁相环的方式实现,本振锁相环输出8 GHz的信号,作为混频器的本振信号,混频环最终输出信号为8.5~9.0 GHz,输出静态相位噪声为-93 dBc/Hz@1 kHz offset。此外,还研制了一种小型化的隔振器来降低振动对晶振的影响,对环路也采取了相应的减振措施,提高了该合成器在振动下的相位噪声,振动环境下相位噪声为-90 dBc/Hz@1 kHz offset。     

高频谱纯度小步进频率合成器的设计与实现

讨论了一种杂散抑制高,频率步进小及相位噪声低的频率合成器的设计方法。设计采用混合式频率合成技术,研制实现了S波段频率合成器,实验结果表明,该频率合成器输出信号频率步进100 Hz,相位噪声优于-115dBc/Hz@10kHz,杂散抑制大于80dBc,跳频时间140μs。     

一种降低频率合成器相位噪声的高增益电荷泵

设计了一款低噪声高增益电荷泵,主要用于低相位噪声的频率合成器.在传统的电流转向型电荷泵结构中增加了非镜像结构的低噪声电流源单元,使电荷泵的输出电流呈比例增加,降低电荷泵对频率合成器输出相位噪声的贡献,以进一步降低频率合成器的相位噪声.采用0.18 μm SiGe BiCMOS工艺进行了设计仿真和流片验证.测试结果表明:频率合成器工作在频率为10 GHz时,电荷泵中高增益低噪声电流源关闭和开启情况下,锁相环相位噪声分别为-106.1 dBc/Hz@10 kHz和-108.68 dBc/Hz@10 kHz.实现了通过开启电荷泵中高增益低噪声电流源使锁相环输出相位噪声下降约3 dB的目标.     

CPT铷原子钟锁相环频率合成器设计和分析

基于CPT(相干布局囚禁)87铷原子钟设计出输出频率为3417 MHz的锁相环频率合成器,通过ADIsimPLL仿真出最佳环路带宽,环路滤波器参数以及相位噪声等,并通过STM32对锁相环芯片进行控制。对频率合成器进行了测试,电路尺寸为40 mm×40 mm,输出信号功率范围为-4 dBm^+5 dBm可调,输出信号噪声满足要求-88.65 dBc/Hz@1 kHz,-92.31 dBc/Hz@10 kHz,-104.63 dBc/Hz@100 kHz,杂散和谐波得到抑制,设计的频率合成器能很好的应用于原子钟的射频信号源。     

基于锁定时间分析的锁相环频率合成器

提出了一种新的针对采用二阶无源滤波器的锁相环频率合成器锁定时间的估算公式,并通过仿真软件及实测结果对该公式进行了验证。基于该估算公式,设计了一种具有快速锁定功能的锁相环频率合成器。实验结果表明该锁相环频率合成器锁定时间小于7μs,具有快速锁定的功能。同时该锁相环还具有良好的相位噪声性能,对于32GHz输出信号相位噪声为-72dBc/Hz@1kHz以及-90dBc/Hz@1MHz。     

X频段高频谱纯度频率合成器设计

针对高灵敏度接收机对频率合成器的高技术指标要求,构建了一种融合了直接模拟、直接数字以及间接数字的频率合成技术方案,根据该方案,成功实现了频率合成器的工程研制。通过测试,频率合成器相位噪声达-112 dBc/Hz@5 kHz,杂散抑制优于-75 dBc,频率分辨率小于1 kHz,10 MHz跳频时间约为13 μs,满足了高灵敏度接收机对频率合成器的高技术指标要求,为高纯度频率合成器的实现提供了一条新途径。     

一种L波段的小步进频率合成器

详细分析了直接数字合成(DDS)和锁相环(PLL)的基本原理、特点及相位噪声特性。将DDS与PLL技术结合,取长补短,可以在不降低杂散性能要求的前提下实现小步进的频率合成器。在此基础上提出了一种DDS+PLL+混频的L波段小步进频率合成器的实现方案。根据方案,选择DDS芯片AD9850和PLL芯片ADF4112来搭建电路。给出了试验测试结果。测试结果表明,在L波段实现了相位噪声-94dBc/Hz@1kHz,杂散抑制-60dBc,频率步进1kHz,验证了该方案的可行性。     

低相位噪声微波频率源的研究

通过对微波频率源相位噪声的分析,针对一个C波段微波频率源低相位噪声的要求,对比分析了直接倍频、数字锁相以及高频鉴相之后再倍频三种方案之间的相位噪声差别。最终得出采用直接在超高频(UHF)波段对输入信号进行模拟鉴相并锁定之后再倍频才能达到所要求的相位噪声指标。对制成的样品进行了测试,取得了预期的相位噪声指标。该C波段微波频率源的相位噪声可以达到:≤-120 dBc/Hz@1 kHz,≤-125 dBc/Hz@10 kHz,≤-130dBc/Hz@100kHz,≤-140 dBc/Hz@1 MHz。直接在UHF波段进行高频鉴相的技术,通过提高鉴相频率大幅降低了微波锁相频率源的相位噪声。     

基于锁相环原理的X波段频率源的设计与实现

介绍了一种X波段频率源的设计方法。该文采用2个数字锁相频率合成单环,再环外混频的方法实现了该X波段频率源的设计。该频率源具有相位噪声低,杂散低,频率稳定度高等特点。经试验测试结果表明,该频率源的相位噪声为-94.3dBc@1kHz,-99dBc@10kHz;输出功率大于13dBm,实现了一个性能较好的频率源。     

低相噪硅雷达射频频率源的研究与设计

分析了频率源中各个模块的噪声传递函数,确定影响近端噪声的模块分别是鉴频鉴相器-电荷泵(PFD-CP)、分频器;在默认分频器相位噪声为-158dBc/Hz,通过matlab建模推断,需要PFD-CP模块在10kHz频偏处的输入噪声达到-143dBc/Hz,才能实现频率源输出信号在10kHz频偏处相位噪声-107dBc/Hz。采用0.18μmSiGe BiCMOS工艺,设计了整块芯片,着重优化了PFD-CP模块的输入噪声,经过spectre仿真,PFD-CP模块的输入噪声为-146dBc/Hz,经过实测,输出信号在10kHz频偏处相位噪声为-108dBc/Hz,达到设计预期。     

一个自调谐,自适应的1.9GHz分数/整数频率综合器

本文提出了一个具有自调谐,自适应功能的1.9GHz的分数/整数锁相环频率综合器.该频率综合器采用模拟调谐和数字调谐相结合的技术来提高相位噪声性能.自适应环路被用来实现带宽自动调整,可以缩短环路的建立时间.通过打开或者关断 ΣΔ 调制器的输出来实现分数和整数分频两种工作模式,仅用一个可编程计数器实现吞脉冲分频器的功能.采用偏置滤波技术以及差分电感,在片压控振荡器具有很低的相位噪声;通过采用开关电容阵列,该压控振荡器可以工作在1.7GHz~2.1GHz的调谐范围.该频率综合器采用0.18 μ m,1.8V SMIC CMOS工艺实现.SpectreVerilog仿真表明:该频率综合器的环路带宽约为100kHz,在600kHz处的相位噪声优于-123dBc/Hz,具有小于15 μ s的锁定时间.     

一种超宽带超低相位噪声频率综合器

为了解决直接频率合成方法频带拓展困难和锁相频率合成方法相位噪声附加恶化严重的问题,设计了一种联合直接模拟频率合成和锁相频率合成的混频锁相频率综合器. 该频率综合器采用梳谱发生器激励超低相位噪声的偏移信号后,再将该信号插入锁相环进行环内混频,降低鉴相器的倍频次数进而优化输出信号的相位噪声,同时解决了超宽带混频锁相环的错锁问题. 该文设计的频率覆盖范围为12~24 GHz、步进为100 MHz的超宽带频率综合器实验测试表明:频率综合器在低频段12 GHz处相位噪声优于?116 dBc/Hz@1 kHz,在高频段24 GHz处相位噪声优于?109 dBc/Hz@1 kHz,相位噪声指标与直接模拟频率合成方法相当,均优于传统锁相方法20 dB以上. 本文混合频率合成方法具有超宽带和超低相位噪声的优点,可以用于高性能的电子设备和系统.     

基于单片机控制的频率综合器设计

以ADF4360芯片为核心,设计实现了频率综合器作为1.95 GHz一次变频超外差射频接收机的本振部分,并制作了单片机控制电路。经测试,可以在1.6GHz～1.95GHz范围内以0.5MHz为步长调节输出本振信号频率。在频率为1.9GHz时,相位噪声为-68dBc/Hz（1kHzoffset）、-71dBc/Hz（10kHz offset）、-110dBc/Hz（100kHz offset）、-115dBc/Hz（1MHz off-set）。频率偏差小于50kHz。     

一种宽带低相噪频率合成器的设计方法研究

提出了一种宽带低相噪频率合成器的设计方法.采用了数字锁相技术,该锁相技术主要由锁相环（phase locked loop,PLL）芯片、有源环路滤波器、宽带压控振荡器和外置宽带分频器等构成,实现了10~20 GHz范围内任意频率输出,具有输出频率宽、相位噪声低、集成度高、功耗低和成本低等优点.最后对该PLL电路杂散抑制和相位噪声的指标进行了测试,测试结果表明该PLL输出10 GHz时相位噪声优于-109 dBc/Hz@1 kHz,该指标与直接式频率合成器实现的指标相当.     

基于Phase-Refining技术的微波宽带频率合成器

为改善宽带频率合成器的相位噪声,提出一种基于Phase-Refining技术的微波宽带频率合成器结构与一种对其相位噪声的准确分析方法。首先,根据线性传递函数与叠加原理得到该频率合成器的相位噪声解析模型,通过对振荡器实测相位噪声谱型进行曲线拟合并带入模型中来准确预测其相位噪声性能。分析表明,在级联偏置锁相环中,整个输出频率范围内都可通过将反馈分频比最小化来改善其环路带宽内的相位噪声。实验结果表明,该频率合成器的输出频率范围为2.1~5.6 GHz,频率步进为1 Hz,当输出为2.1 GHz与5.6 GHz时,在频偏10 kHz处的相位噪声分别为-114.7 dBc/Hz与-108.2 dBc/Hz,其相位噪声测试结果与分析计算结果相吻合。     

一种基于倍频技术的低相噪X波段频率源设计

为得到低相噪的X波段微波信号,运用微波倍频技术的原理设计了一种频率源。分别针对双极晶体管和场效应管倍频电路进行了具体分析和工程调试。最终完成的频率源实现了低相噪性能,相噪指标为-87 dBc@100 Hz,-102 dBc@1 kHz,-110 dBc@10 kHz。测试结果表明倍频电路除损失理论上的相位噪声外,基本不附加噪声。     

95GHz低相噪锁相源技术研究

基于毫米波锁相源相位噪声理论,明确指出采用低相位噪声的微波频率源可以有效改善毫米波锁相源相噪指标。利用低相位噪声的微波倍频源,结合谐波混频方式,设计出95GHz低相位噪声锁相频率源。测试结果表明,其相位噪声可以低至-90.44dBc/Hz@10kHz,验证了该设计方案的可行性。     

A fully integrated low-noise 1-GHz frequency synthesizer design formobile communication application

This paper describes a fully monolithic phase-locked loop (PLL) frequency synthesizer circuit implemented in a standard 0.8-μm CMOS technology. To be immune to noise, all the circuits in the synthesizer use differential schemes with the digital parts designed by static logic. The experimental voltage controlled oscillator (VCO) has a center frequency of 800 MHz and a tuning range of ±25%. The measured frequency synthesizer performance has a frequency range from 700 MHz to 1 GHz with -80 dBc/Hz phase noise at a 100 kHz carrier offset. With an active area of 0.34 mm², the test chip consumes 125 mW at maximum frequency from a 5 V supply. The only external components are the supply decoupling capacitors and a passive filter