机载雷达显示处理机

为飞行员提供直观形象的显示处理机是机载火控雷达的重要组成部分 ,内容包含有所有有关雷达相关信息的画面 ,并要求速度快、体积小、重量轻。文中论述了机载火控雷达显示处理机的硬件组成、软件流程及相关技术 ,特别对如何用高速DSP芯片与大规模高速可编程逻辑门阵列结合组成雷达显示处理机作了较为详细的描述 ,并对机载火控雷达显示处理机今后发展前景进行了展望。     

一种距离高分辨力雷达实时信号处理机的设计与实现

现代高性能的雷达系统对雷达信号处理系统的计算能力、存储能力以及传输能力等提出了更高的要求。以多片高性能的数字信号处理器(DSP)为运算核心,通过高速数据连接网络构成的并行信号处理系统能够满足系统的高速复杂的运算以及大的数据吞吐量的要求。本文在详细分析某型距离高分辨力雷达信号处理机的需求的基础上,提出了适合该雷达信号处理机的系统结构,并采用8片ADI的超高性能浮点DSP芯片—ADSP-TS201S为核心设计并实现了一种高速实时并行信号处理机。该处理机的设计充分考虑了雷达实时信号处理的特点,遵循可编程、可扩展、可重构的原则,为系统性能的提升提供了较大的空间,并可用来构造多种不同需求的雷达信号处理系统。目前,该信号处理机已经调试成功并通过了外场试验。     

基于FPDP的高速数据传输系统设计

针对信号处理系统中,高速数据采集和大吞吐量数据传输的问题,提出了基于FPDP协议的高速数据传输系统设计新方法.给出了设计实例,将回波数据等打包成处理机需要的数据帧后,通过FPDP总线发送到信号处理机.该设计已应用于某雷达信号处理系统中,整机使用证明该系统工作稳定,实现了设计中要求的功能.     

一种新型模块化的机载雷达数据处理机

数据处理机是机载火控雷达的控制核心 ,它的性能直接影响到雷达的水准。本文叙述了一种新型模块化数据处理机 ,对构成该数据处理机的核心模块进行了详细介绍 ,讨论了它的结构、工作原理以及通用性和可靠性设计     

雷达／雷达干扰实验系统信号处理机的设计

主要介绍基于DSP与CPLD的雷达/雷达干扰实验系统信号处理机的设计与研制。该信号处理机基于AD-SP-21262与CPLD-EPM7128AE进行设计,具有可扩展性、可编程性和可重构性,能够接受主控单片机的指令,调用不同的子程序模块,完成多种基本雷达信号处理功能,满足了“雷达与雷达对抗”系统实践的目的。     

一种收发全数字阵列雷达实时信号处理机

分析了两级DBF收发全数字阵列雷达的结构特点,并针对此类雷达提出了一种实时信号处理机设计方案。文中设计了硬件平台设计方法和实施方案,以及处理算法在该硬件平台上的映射方法和数据流映射方法;最后通过外场试验,验证该实时信号处理机的实际性能。该处理机系统具有可扩展、可重构的特点,可以很好地满足DBF收发全数字相控阵雷达的模块化、可扩展的任务需求。     

基于ARM的机载火控雷达元器件自动化检测技术研究

为解决传统技术针对机载火控雷达元器件检测吞吐率低的问题,设计基于ARM的机载火控雷达元器件自动化检测技术。确定机载火控雷达元器件自动化检测特征,基于ARM响应曲线拟合机载火控雷达元器件检测数据,表达其自动化检测特征属性值,以此实现机载火控雷达元器件自动化检测。设计实例分析,结果表明,设计检测技术检测吞吐率均在3reqs/s以上,对比传统手段具有明显的优势,能够解决传统检测技术检测吞吐率低的问题。     

基于“魂芯一号”的雷达信号处理机设计

以4片"魂芯一号"国产高性能DSP处理器和FPGA为核心,设计了一种新型通用雷达信号处理机。处理机采用高速链路口实现4片DSP处理器之间的点对点通信,采用Altera公司的高端FPGA芯片作数据预处理和接口协议转换。该处理机具有很高的运算性能和数据交换能力,并具有较好的通用性、可重构性和扩展性。通过运算性能测试,并在信号处理机上实现某数字阵列雷达信号处理,验证了"魂芯一号"的性能和应用价值。     

机载有源相控阵火控雷达技术发展

机载火控雷达是战斗机平台获取信息的主要传感器,经历了测距机、脉冲雷达、脉冲多普勒雷达、相控阵雷达的发展历程。文中通过对现有战斗机火控雷达现状分析,结合未来战斗机平台作战需求分析等多个角度分析对机载火控雷达的需求和技术牵引,结合射频一体化、分布式探测、智能蒙皮、隐身探测和芯片化等新兴技术,展望未来机载火控雷达发展趋势,为后续机载火控雷达设计与研究提供参考借鉴。     

基于FPGA的雷达测量仪信号处理机的设计

针对雷达测量系统中的信号处理,探讨了采用现场可编程门阵列（FPGA）的全数字化处理方案.重点研究数据采集、实时压缩编码和数据传输的方法及过程.该文详细论述了基于FPGA的单板信号处理机的模块化设计及实现,并通过仿真和测试验证了设计的正确性.结果表明,该信号处理机具有体积小、重量轻、功耗低、可靠性高等优点.     

基于可重构SOC平台的嵌入式MPEG2解码器设计

利用FPGA的可重构特点,建立一个可重构的SOC设计平台.该平台第一层为可重构的FPGA,第二层为利用FPGA资源搭建的LEON2 SOC系统,由RISC处理器软核、AMBA总线以及IP模块结构组成,第三层是应用层,在SOC系统的基础上实现各种应用.为了实现这个目标,SOC系统中的IP模块应该具有两个特点:即插即用和参数化.基于该平台,成功实现了嵌入式MPEG2视频解码器的不同应用.证明了可重构的设计平台能够满足不同的应用需求.     

基于PowerPC的雷达通用处理机设计

介绍了一种高性能雷达通用处理机,以4片PowerPC高性能通用处理器为核心,采用VPX总线标准,符合通用化、标准化、系列化的要求。处理机采用PowerPC通用处理器和RapidIO高速串行接口,具有较强的处理能力和数据交换能力,较好的通用性、可重构性和扩展性;采用VxWorks实时操作系统和VSIPL数学函数库,提高软件开发效率。最后通过合成孔径雷达(SAR)实时成像处理和性能评估,验证了通用处理器替代DSP作雷达通用处理的可行性。     

基于XC6200的可重构处理器设计

本文讨论一种针对图像信息处理应用的可重构处理器设计与实现.该处理器采用DSP+FPGA的混合计算结构,既具有制造完成后的可编程性,又能提供较高的计算性能,可适用多种实时图像信息处理应用的需要.文中还对动态重构的实现及可重构芯片设计等问题进行了较为深入的讨论,并用设计实例论证了作者的设计思想.     

直升机自动测试中的数据采集及滤波模块的研究

针对国内某型号直升机自动测试系统的实际应用需求,设计了基于TMS320F2812的可配置参数的实时数据采集及滤波模块。模块能够对实时数据进行FIR滤波、FFT频谱分析,实现CAN通讯。在介绍硬件系统的基础上,研究了上述算法的实现,阐述了系统根据实测信号自动调用相关滤波算法的方法,并结合实际应用进行了系统分析。结果表明,该模块满足测试系统的要求,具有良好的实用性。     

On‐Chip Bus Serialization Method for Low‐Power Communications

One of the critical issues in on‐chip serial communications is increased power consumption. In general, serial communications tend to dissipate more energy than parallel communications due to bit multiplexing. This paper proposes a low‐power bus serialization method. This encodes bus signals prior to serialization so that they are converted into signals that do not greatly increase in transition frequency when serialized. It significantly reduces the frequency by making the best use of word‐to‐word and bit‐by‐bit correlations presented in original parallel signals. The method is applied to the revision of an MPEG‐4 processor, and the simulation results show that the proposed method surpasses the existing one. In addition, it is cost‐effective when implemented as a hardware circuit since its algorithm is very simple.     

A High Energy-Efficient Reconfigurable VLIW Symmetric Cryptographic Processor with Loop Buffer Structure and Chain Processing Mechanism

By exploring symmetric cryptographic data level and instruction-level parallelism, the reconfigurable processor architecture for symmetric ciphers is presented based on Very-long instruction word (VLIW) structure. The application-specific instruction-set system for symmetric ciphers is proposed. As for the same arithmetic operation of symmetric ciphers, eleven kinds of reconfigurable cryptographic arithmetic units are designed by the reconfigurable technology. As to the requirement of high energy-efficient design, the loop buffer structure for instruction fetching unit is proposed to reduce the power consumption significantly with the same frequency as conventional, meanwhile, the chain processing mechanism is proposed to improve the cryptographic throughput without any area overhead. It has been fabricated with 0.18μm CMOS technology. The result shows that the processor can work up to 200MHz, and the fourteen kinds of cryptographic algorithms were mapped in the processor, the encryption throughput of AES, SNOW2.0 and SHA2 algorithm can achieve 1.19Gbps, 1.05Gbps, and 407Mbps respectively.     

Implementing a carrier-band node using VLSI

With the IEEE 802.4 token bus standard rapidly gaining acceptance because of its useful features and inclusion in the GM MAP (General Motors manufacturing automation protocol) specification, semiconductor companies are implementing this standard. A carrier-band implementation can provide a low-cost token bus node with up to 10 Mbs data rates. A carrier-band node that includes a token bus controller (TBC), carrier-band modem (CBM), host processor, and memory can be quickly and inexpensively designed using VLSI computer-aided design (CAD) techniques. One such implementation is presented. The token bus controller (TBC) implements the medium-access control (MAC) function in accordance with the IEEE 802.4 standard. The carrier-band modem (CBM) chip implements the 802.4 carrier-band physical layer. An IEEE recommended standard serial interface is used to pass information between the carrier-band modem and the token bus controller     

相控阵侦察及有源探测通用信息处理的研究与实践

描述了相控阵侦察及有源探测通用信号处理机的体系架构和工作原理。该处理机采用高速串行数据接口网络实现数据流的高速传输，采用交换网络实现数据的路由，根据各处理节点的计算能力和负载，动态分配任务，均衡系统资源，实现了可重构的多功能通用信息处理。文章对其基本工作原理进行了分析论证，特别对高速数据接口、交换网络和数据流驱动方法等进行了深入的探讨，并给出一个工程应用的实例。     

Entropy thresholding and its parallel algorithm on thereconfigurable array of processors with wider bus networks

Thresholding is the most commonly used technique in image segmentation. We first propose an efficient sequential algorithm to improve the relative entropy-based thresholding technique. This algorithm combines the concepts of the relative entropy with that of the local entropy and also includes the quadtree hierarchical structure in it. Second, we derive a constant time parallel algorithm to solve this problem on the reconfigurable array of processors with wider bus networks (RAPWBN). The system bus bandwidth determines the capacity of data communication between processors. According to the results as shown by Li and Maresca (1989) and by Maresca and Li (1989), we know that the silicon area used by the switching control mechanism is far less than that used by the processor. Instead of increasing the number of processors, we extend the number of buses to increase the power of a parallel processing system. Such a strategy of utilizing the reconfigurable array of processors with wider bus networks not only has the advantage of saving silicon area but also increases the system power enormously. So, we use the RAPWBN to solve the entropy-based thresholding problem.     

一种基于ARM7TDMI的用户可重构SoC构架研究

提出了一种基于ARM7TDMI嵌入式内核用户可重构系统芯片构架.该架构由ARM系统的固定逻辑、重构控制模块、数据总线接口控制模块组成,相对于专用系统芯片或FPGA,该架构表现出很大的突出的灵活性、高效性.最后还对用户可重构芯片的集成开发环境及联合仿真等方面进行了详细的论述.