数字／模拟混合硬件描述语言VHDL—AMS

自１９８７年ＶＨＤＬ成为ＩＥＥＥ标准以来，ＶＨＤＬ已被工业界广泛认可，并取得了巨大的成功。对于模拟及数字／模拟混合系统，尚没有一种ＩＥＥＥ标准的硬件描述语言问世。介绍了一种正在标准化进程中的数字／模拟混合硬件描述语言ＶＨＤＬ－ＡＭＳ，该语言以ＶＨＤＬ’９３为基础，在其中加入了可描述模拟系统的对象，类型和结构。     

在系统可编程技术在硬件设计中的应用

ＩＳＰ（在系统可编程）技术在ＣＭＯＳ ＰＬＤ领域中处于领先地位。ＩＳＰ器件能完成很多的系统性能,所有的器件能够通过一个简单的菊花链结构进行编程,并利用下载电缆将熔丝件写入ＩＳＰ器件。在熟悉ＩＳＰ ＰＬＤ技术的工作原理和ＶＨＤＬ环境并掌握ＩＳＰ开发工具（包括ＷＶＯｆｆｉｃｅ与ｉｓｐＤＳ＋５．０）情况下,利用ＶＨＤＬ将该技术应用到ＭＣＵ硬件的设计,并根据芯片的管脚锁定,利用ＰＲＯＴＥＬ制成一块ＰＣＢ     

ISCAS‘89基准时序电路的VHDL格式转换

ＩＳＣＡＳ’８９时序基准电路集成可测性设计领域具有广泛的应用。对ＩＳＣＡＳ’８９基准电路集进行了详细介绍，并针对电路的门级网表描述兼容性很差，不为现代ＥＤＡ工具所支持的问题，实现了ＩＳＣＡＳ’８９电路集到ＶＨＤＬ语言的格式转换。     

单线对高比特率数字用户环路信道及噪声模型分析

对数字用户环路（ＤＳＬ）的研究已进入单线对ＨＤＳＬ（ＨＤＳＬ２）的阶段。一个实用的ＨＤＳＬ２系统２要能成倍的提高ＨＤＳＬ的传送速率，同时应保持对ＩＳＤＮ、Ｔ１、ＨＤＳＬ、ＡＤＳＬ线路的频谱兼容性，文章对基于回波消除（ＥＣ）的ＨＤＳＬ２及频分复用（ＦＤＭ）的ＨＤＳＬ２这两种可选择的方案进行了研究，分析了它们的噪声背景及相应的信道容量，指明了设计ＨＤＳＬ２系统的技术难点及研究方向。     

一种用于IC卡的加密算法的VLSI实现

对传输数据进行加密,是提高ＩＣ卡安全性的一个重要手段。文中对一种用于ＩＣ卡芯片的加密算法的ＶＬＳＩ实现进行了研究,并用硬件描述语言ＶＨＤＬ对该算法进行了设计和验证。门级仿真结果表明设计正确。     

二维DWT／IDWT处理器的VLSI设计

在本文中，我们设计了基于多分辨分析，适合于硬件实现的二维ＤＷＴ和ＩＤＷＴ实时系统，采用了ｔｏｐ－ｄｏｗｎ的ＶＬＳＩ设计方法，用硬件描述语言ＶＨＤＬ，在Ｓｙｎｏｐｓｙｓ系统中进行了验证和综合，综合结果表明：系统的规模为７１４０单元面积，对于四层信小波变换，数据处理速度约可达到４Ｍｐｉｘｅｌ／ｓ。     

IS-95基站RAKE接收机的设计与实现

本文根据ＩＳ－９５上行链路标准，分析了基站ＲＡＫＥ接收机设计原理，讨论了其实现方法，完成了整个电路的ＶＨＤＬ设计、验证以及ＦＰＧＡ实现，并给出了主要的设计结果。本文的工作对于我国ＣＤＭＡ移动通信系统的设计和研制具有重要意义。     

SDLC的空间链路连接

ＳＤＬＣ是ＩＢＭ地面网的数据链层协议，本文以ＨＵＧＨＥＳ ＩＳ－ＢＮ系统为例，阐述了ＳＤＬＣ在空间链路上的处理，ＳＤＬＣ协议与ＯＤＬＣ协议转换，地面线路和空间链路的连接和传输模式。     

深亚微米MOSFET二维数值模拟的若干结果

对溶亚微米器件，由于工作电压下降，要求重新确定ＬＤＤ和常规ＭＯＳＦＥＴ在ＶＬＳＩ中的作用。本文从基本器件数理方程发出，对深亚微米常规及ＬＤＤ ＭＯＳＦＥＴ的器件特性、热载流子效应及短沟道效应进行了二维稳态数值模拟，指出了常规和ＬＤＤ ＭＯＳＦＥＴ各自的局限性，明确了在深亚微米ＶＬＳＩ中，ＬＤＤ仍然起主要作用。     

用VHDL实现多媒体通信复接设备

介绍了ＶＨＤＬ（ＶＨＳＩＣ ｈａｒｄｗ ａｒｅｄｅｓｃｒｉｐｔｉｏｎ ｌａｎｇｕｇｅ） 的优越性和以ＶＨＤＬ开发多媒体通信中ＩＣ（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ） 的一个实例,并总结了一些应用ＶＨＤＬ的经验     

基于硬件实现的基因算法的研究

本文提出了一种VLSI实现的硬件基因算法.研究了基因算法的各种变种,探讨了它们的性能及硬件实现的可能性.提出了一个能进行群体存储、父本选择、交叉、变异等操作且易于硬件实现的结构.在硬件实现上,用VHDL描述了整个算法.所作的设计是一个通用的VLSI结构,通过流水线结构和并行化操作获得了很好的性能.硬件实现基因算法有效地缩短运行时间,为实时应用提供了可能.整个设计用Altera公司的FLEX10K40型号的芯片进行了FPGA实现,它完全可以用VLSI来实现.     

MPEG-4视频编码器MacroBlockIP模块的VLSI结构设计

设计了MPEG-4视频编码器中用于处理纹理部分的模块-MacroBlockIP模块。它主要由重复填充、运动补偿、纹理填充、二维DCT／IDCT、量化／反量化和DC／AC预测六个部分组成。文中的方案在Xilinx ISE6．1i集成开发环境下用VHDL语言进行描述,并使用电子设计自动化（EDA）工具进行了模拟和验证。试验结果表明,所设计的MacroBlockIP模块逻辑功能正确,满足MPEG-4 Core Profiles＆Level2的实时编码要求,可用于MPEG4视频编码器的VLSI实现。     

MPEG-4运动补偿处理器的VLSI结构设计

针对MPEG-4编解码中运动补偿控制复杂、数据吞吐量大、实现较困难的特点,提出了一种适合MPEG-4的运动补偿硬件实现方案,解决了时序分配、输人输出控制等较难处理的问题。文中的方案已经在Xilinx ISE6．1i集成开发环境下,采用了VHDL进行描述,并使用了电子设计自动化（EDA）工具进行了模拟和验证。仿真和综合结果表明,该处理器逻辑功能完全正确,能满足MPEG-4Core Profiles＆ Level2实时编码要求,可用于MPEG-4的VLSI实现。     

环绕立体声处理ASlC中并行乘法器的设计与实现

介绍了环绕立体声处理ASIC设计中的基于多路选择器结构的并行乘法器设计原理及实现方法,这种并行乘法器适合四级指令流水线结构的处理器对声音信号的实时处理。其结构规则,有利于VLSI设计实现并且提高了设计效率。使用VHDL语言描述并进行综合和仿真。结果表明,其占用硬件资源较省,工作频率可达47.2MHz,满足声音信号实时处理要求。     

MPEG-4运动补偿的VLSI结构设计

针对MPEG．4解码中运动补偿控制复杂、数据吞吐量大、实现较困难，提出了一种适合MPEG-4的运动补偿硬件实现方案，解决了时序分配、输入输出控制等较难处理的问题。此方案已经在Xilinx ISE6．li集成开发环境下，采用了VHDL进行描述，并使用了电子设计自动化（EDA）工具进行了模拟和验证。仿真和综合结果表明，设计的运动补偿处理器逻辑功能完全正确，而且可以满足MPEG-4 Core Profiles ＆ Level 2的实时编码要求，可用于MPEG-4的VLSI实现。     

基于VLIW处理器的高性能数据通道设计及其VLSI实现

本文提出一种新的基于VLIW处理器的层次化数据通道的VLSI结构,通过独特的微码结构,十分方便地得到了具有可配置特征的高速数据通道的控制模型,模型能有效地改善系统扩展所需要的灵活性,适合构建高性能的媒体处理器阵列.运用VHDL语言实现的硬件设计通过了系统仿真.100MHz时钟频率下的最大数据吞吐率可达1.28Gbit/s.     

The practical engineer [IC design, power reduction]

The need of popular portable electronics for long battery life is placing power reduction at the top of every IC design engineer's to-do list. A new breed of design automation tools is helping them scrimp on power at every step of the VLSI design process. The automation tools can be differentiated, to a first order, by the level of abstraction on which they operate. Lowest of all are the transistor level tools. These possess the best accuracy, but commensurately require the longest run times and have the smallest capacities-the size of the circuit that can be analyzed. While transistor level tools can assist with analyses earlier in the design process, they are typically used to characterize cells and modules for use at the higher abstraction levels. The next level of abstraction embraces the logic-level power analysis tools. The highest abstraction level for which power analysis tools exist today is the architectural level. This type of tool analyzes abstract design representations such as Verilog or VHDL RTL code. The use of these tools in power reduction design is outlined