图像融合IP软核设计与实现

设计并实现了一种针对多聚焦图像融合算法的图像融合IP软核。在ISE环境下实现了图像融合IP软核的Verilog语言描述,之后进行了测试与评估。将融合结果与Matlab处理结果进行对比,验证了文中设计IP软核的准确性。该图像融合IP软核设计方法为其他图像融合算法的IP软核设计建立了基础。     

基于FPGA和Matlab的IP核设计方法

为了简化IP核的设计过程,本文介绍了一种基于FPGA的中值滤波算法的IP核实现方法.针对FPGA 的特点对实现方法进行了研究,从而简化了复杂算法的IP核设计问题.实验结果表明,该IP核设计方法具有设计周期短,可靠性高等特点.     

一种面积和速度折衷的3DES实现方案

文章首先分析了3DES算法的基本工作流程;然后在资源优先和速度优先两种实现方案的基础上,提出了一种面积和速度折衷的3DES算法实现方案;最后使用Altera公司的FPGA器件设计了该方案下的IP核,并描述了该方案下IP核主要模块的设计方法,分析比较了实验结果.     

基于单片机的SM3算法优化及Verilog模型验证

介绍了基于8051软核的SM3算法IP原理、设计流程及硬件模块的实现方案,并给出了效率分析以及在硬件平台上的验证结果。文中描述了SM3算法原理及片上系统执行SM3的工作流程,提出了快速实现移位的算法,及其实现逻辑。相比较于以往的算法模型,该方案在时序和面积上均做到相当程度的优化,并提高了算法的效率。仿真结果显示,SM3算法的IP核性能优越,可为密码SoC产品的开发提供算法引擎支持,具备良好的应用价值。     

基于FPGA的EPA通信调度设计与实现

通过分析EPA通信调度原理,提出一种采用硬件方式实现确定性通信调度的方法,避免了EPA通信调度算法受CPU中断和操作系统等因素的影响,并设计出基于FPGA的EPA通信调度系统。本文着重对EPA通信调度功能模块以及通信调度控制算法进行设计,形成了EPA通信调度算法的IP核。并编写testbanch测试文件,通过建立实验验证模型,对该IP核进行逻辑功能验证。测试结果证明了该系统能够实现EPA通信调度算法的调度功能。     

基于IP核的FPGA FFT算法模块的设计与实现

介绍了一种基于IP核的FFT算法的设计与实现方法。FFT IP核允许设置不同的计算参数与结构,可以方便灵活地实现FFT算法。详细分析了FFT IP核的各个参数的意义。研究结果表明,应用FFT IP核能够设计出符合不同性能要求的高性能的傅里叶变换处理模块,缩短开发周期,节约成本。     

基于APB总线接口的SPI协议IP核的设计与验证

基于APB总线接口,设计了一种可灵活配置为Master／Slave模式、设置传输速率、支持DMA功能并适用于4种时钟模式的SPI协iK．IP核。首先介绍7SPI协议标准,然后详细说明了该IP核的系统结构、接口信号和子模块设计,并使用TVerilogHDL语言实现硬件设计。最后通过了FPGA时序仿真,验证了该设计的正确性。该IP核已成功用于一款通信芯片,证明了该IP核在实际工程中的可行性。     

DES算法IP核设计

通过分析数据加密标准(DES)的算法结构，给出了一种电路实现模型。基于A1tera公司的FPOA系列器件，给出算法IP核的设计，最后对该IP核进行了分析，给出它的性能参数。     

MD5算法IP核的设计与实现

文章介绍了MD5算法，给出了IP核的整体架构及其重要模块的设计实现方案。最后分析了IP核的接口信号，并对IP核的性能进行了评估，给出了评估参数。     

以太网MAC层IP软核设计方法研究

主要论述了在SOC产品开发中如何设计以太网MAC层IP软核.针对目前以太网MAC层IP软核设计的实际情况,分析了三种常用的IP软核设计方法的优缺点,提出了一种改进的U型IP软核设计方法.并运用此方法先对以太网MAC层IP软核进行层次化的自顶而下设计,再对其进行自底而上地实现与集成,最后得到该IP软核整体.经过对该软核的测试与结果分析,验证了其能够实现以太网MAC层协议功能,达到了设计目标.该研究将对今后的以太网MAC层IP软核及相关产品开发具有重要的参考价值.     

门控时钟单元IP核设计

门控时钟是VLSI设计中降低功耗的一种主要技术,将门控时钟设计为一个独立的IP,可以降低设计的复杂性。在对门控时钟的基本工作原理和结构分析的基础上,本文给出了将门控时钟单元电路设计为一个独立IP核的设计流程,并生成了系统物理设计和验证阶段所需要的库文件。设计结果已成功地应用于高性能、低功耗嵌入式CPU的设计。     

一种JTAGIP核的定制方式及其优化处理

本文介绍了一种基于IEEE1149．1标准的JTAGIP核的设计与实现,采用可综合的VerilogHDL进行描述,按设计流程进行仿真验证,并进行了系统综合验证,验证结果证实了设计的可行性。同时,根据基于JTAG标准的可测试性设计（DFT,Design For Test）的特点,提出一种优化JTAG结构的改进方案。     

基于最优扫描结构的分形IP核设计

描述平板显示系统中最优扫描结构所对应的自相似分形拓扑结构图,提出分形扫描核心模块架构,分析n位分形扫描的递推结构,研究扫描过程中的子空间码与位码序列的关键特征,推导出序列生成的通用逻辑算法。在此基础上,设计了适合各种灰度等级的参数化的分形IP核并得到仿真结果,同时给出了分形IP核的系统应用,证明所设计的IP核可以有效提高灰度扫描的利用率和FPD画面质量。     

PCI总线主控制器IP的设计

本文讨论一个PCI总线主控制器IP核的设计与验证，描述了该IP核的控制通路和数据通路设计、电路的功能仿真、综合以及验证等过程。结果表明，该IP核在功能和时序上符合PCI技术规范2．2版本，达到了预定的目标。     

基于FPGA的RS232异步串行口IP核设计

为增加系统稳定性,减小电路板面积,提出一种基于FPGA的异步串行口IP核设计。该设计使用VHDL硬件描述语言时接收和发送模块在XilinxISE环境下设计与仿真。最后在FPGA上嵌入UARTIP核实现电路的异步串行通信功能。该IP核具有模块化、兼容性和可配置性,可根据需要实现功能的升级、扩充和裁减。     

基于FPGA的RS232异步串行口IP核设计

为增加系统稳定性.减小电路板面积.提出一种基于FPGA的异步串行口IP核设计.该设计使用VHDL硬件描述语言对接收和发送模块在Xilinx ISE环境下设计与仿真.最后在FPGA上嵌入UART IP核实现电路的异步串行通信功能.该IP核具有模块化、兼容性和可配置性.可根据需要实现功能的升级、扩充和裁减.     

连接主从IP核的Octagon环形网络拓扑结构

本文提出了一种连接主从IP核的Octagon环型(Master-Slave IP Core connected Octagon Loop,MSOL)拓扑结构,该拓扑结构具有8m个节点,并且每个节点分别连接主从IP核,除外层环上各核连接3个相邻节点外,内层环上各节点均与4个相邻节点连接。MSOL是一种拓扑结构简单、平面的、对称的并且具有良好扩展性的互连网络,采用基于最短路径的路由算法,在仿真实验中,对MSOL,Mesh和Cluster-Mesh网络的平均通讯延迟和平均吞吐量进行了模拟分析,结果表明MSOL互连网络较好的平衡了网络性能和成本,是一种更为优化、高效的片上网络拓扑结构。     

基于压缩NH表的高速IP路由查找算法的研究

由于因特网速度不断提高、网络流量不断增加和路由表规模不断扩大,IP路由查找已经成为制约核心路由器性能的主要原因,因而受到了广泛重视.目前人们已经提出几种高速IP路由查找算法,但没有一种是理想的.本文提出一种使用压缩NH表进行IP路由查找的方法,它具有查找速率高、更新时间快、存储代价低、易于实现等特点,能满足10Gbps速率核心路由器环境的要求.     

基于Loeffler算法的2-D DCT IP软核设计

提出一种基于Loeffler算法的2-D DCT IP软核设计方法.用移位和加法运算代替乘法运算.为减少芯片占用面积,对乘法系数采用CSD编码,1-D DCT复用技术;为提高电路的速度,采用流水线结构,优化转置矩阵.基于上述算法,设计了用Verilog HDL语言描述的IP软核.对软核进行了编译、综合、布局布线和后仿真,验证了算法的正确性.实验结果显示最高工作频率可以达到139.43MHz,能够满足视频图像压缩的实时性要求.     

EPON用户端专用芯片IP软核设计

文章提出一种基于IEEE 802.3ah的以太网无源光网络(EPON)用户端专用芯片设计方案,融合现场可编程门阵列(FPGA)与IP软核技术实现了光网络单元(ONU)的功能.文中阐述了专用芯片的硬件结构,给出了IP软核设计的整体思路;介绍了专用芯片的测试方法,并从多角度对测试结果进行了论证.结果表明,芯片完全能够满足实际使用要求.