基于FPGA的DES加密算法的高性能实现

在分析DES算法原理的基础上,详细阐述一种基于VHDL描述、FPGA实现的DES加密算法系统的设计和仿真结果.该系统采用了一种基于子密钥预先计算的新型流水线设计方案,克服了传统DES流水线实现方式的缺点,使系统的密钥可动态刷新.并在硬件资源消耗有所降低的情况下,进一步提高系统的处理速度,系统最高时钟频率为222.77 MHz.信息加密的速度为14.26Gb/s,是最快软件实现方式的112倍.同时系统还具有设计灵活,可靠性高.可重用性强.升级方便等特点.     

密钥可配置的高速3DES芯片设计

介绍了一种密钥可配置的高速(100 MHz)3DES算法的RTL设计及FPGA验证。分析了DES/3DES算法的实现流程;采用流水线结构及并行结构技术,解决了3DES加密算法硬件处理速度问题;并在高时钟频率作用下,实现了关键路径时序不收敛问题。同时,采用基于ROM的密钥可配置的方式,将由真随机数发生器(TRNG)等产生的安全密钥存放在ROM的地址空间内,ROM的部分地址在芯片封装前被固定,为不同客户提供不同安全密钥的初始地址。这不但增强了3DES算法的安全性,而且还实现了密钥的可配置,使其具有更好的商业用途。本设计采用Verilog HDL实现,并在FPGA平台上对数据进行加解密运算,论证了整个设计的正确性。     

一种基于混沌映射的DES密钥空间拓展方法

针对DES密钥空间过小而不能抵抗穷举攻击的问题，提出了一种基于混沌映射的密钥空间拓展方法。这种方法基于三条原理：Shannon的“一次一密”，“无限密钥空间”及混沌映射系统可构造一个确定性的随机数发生器。同时，从算法安全性角度考虑，提出了理想混沌系统应该具有的5个基本性质。实验用DES作为基本算法，Logistic映射作为随机数发生器，构造了一种混沌DES变形算法，DES的密钥空间由2^56增加到2^100，成功地实现了DES密钥空间拓展。实验证明，这种方法技术上是容易实现的。     

一种基于Java2的数字签名系统的设计与实现

文章融合两种算法,利用DES算法对原文加密,利用ECC加密管理密钥实现数字签名,设计了一种基于DES和ECC的混合型数字签名方案,并通过Java2编程实现。该设计可用于电子商务,电子政务中。     

DES加密算法的高速FPGA实现

DES(数据加密标准)算法是一种应用广泛的分组密码算法.文中在分析算法机理的基础上,对如何用FPGA(现场可编程门阵列)高速实现算法进行了分析和讨论,详细阐述了子密钥生成、S盒设计、流水线设计及子密钥延迟控制的方法,采用Verilog硬件描述语言对算法进行了FPGA仿真,并对算法的性能进行了分析.     

IPTV视频硬件加密传输系统的设计

目前IPTV都是清流直接播出,容易盗链.鉴于视频数据量非常大,实时性、连续性要求高,软件文件加解密的方式用于IPTV有一定的局限性,设计实现了一套IPTV硬件加密传输播控系统.阐述了整体的设计架构,3DES与224位ECC加密算法的使用、密钥的管理方式、3DES密钥的传输方法、系统的实现、关键技术、安全性等.     

基于混沌映射密钥空间拓展的DES算法

提出一种基于混沌映射产生一种伪随机密钥流发生器，并结合shanon的“一次一密”思想，建立一种基于混沌映射的“分组密码密钥空间拓展”理论，很好地解决DES加密算法密钥空间小的问题，实现了一种混沌的DES变形密码算法。     

DES算法的高速流水线实现

文章介绍了密码算法DES，分析了DES算法适用流水线实现的特点。并在此基础上介绍了一种流水线式高速实现DES加密解密的方法，这一算法同样可以应用于3-DES。     

一种可重构体系结构用于高速实现DES、3DES和AES

可重构密码芯片提高了密码芯片的安全性和灵活性,具有良好的应用前景.然而目前的可重构密码芯片吞吐率均大大低于专用芯片,因此,如何提高处理速度是可重构密码芯片设计的关键问题.本文分析了常用对称密码算法DES、3DES和AES的可重构性,利用流水线、并行处理和可重构技术,提出了一种可重构体系结构.基于该体系结构实现的DES、3DES和AES吞吐率在110MHz工作频率下分别可达到7Gbps、2.3Gbps和1.4Gbps.与其他同类设计相比,本文设计在处理速度上有较大优势,可以很好地应用到可重构密码芯片设计中.     

防止差分功耗分析的安全DES模块的MASK技术研究

针对DES加密系统中的差分功耗攻击，提出基于MASK的改进DES_DPA算法，并以此为基础设计了DES_DPA硬件。通过对DES中每轮运算中的子密钥掩码，改变运算过程中晶体管的翻转率，使得功耗曲线的特征随之改变，硬件设计只需增加两个MASK子电路即可实现DES_DPA算法。基于0．25／μm库，DES_DPA模块的综合规模为1914门，最大延时为9．57ns，可工作于100MHz。     

分组密码算法的三种硬件实现结构及性能分析

针对分组密码算法,研究了反复循环,循环展开和流水线三种实现结构,分析了三种结构下系统的资源占用、吞吐率、最高工作频率等参数,以求在各种不同应用环境,找出满足其需求的实现方案.以3DES为例分别实现了这三种结构,最后给出了基于Altera公司的CYCLONE系列FPGA的实现结果,对结果进行了比较和分析.     

Design of a high speed parallel encoder for convolutional codes

This paper presents the design of high speed parallel architectures for convolutional encoders and its implementation on FPGA devices. Convolutional codes are widely used in telecommunication applications to improve the data transmission reliability over noisy chanels.The architecture proposed here combines parallel and pipelining techniques. A purely parallel approach can increase the number of processed bits per clock cycle. Unfortunately, the critical path propagation delay increases with the parallelism level. Consequently, the operating clock frequency decreases which in turn can dramatically limit the benefit of parallelization. This drawback can be significantly reduced using pipelining techniques. As a result, the critical path depends no more on the parallelism level.The encoder architectures have been implemented on FPGA devices of the Altera Flex10KE family. Bit rates up to 6.61 Gbits/s have been achieved on 32-bit parallel implementations.     

H.264/AVC整数DCT变换与量化的FPGA实现

根据H.264/AVC的变换量化原理,在FPGA上设计并实现了整数变换及量化部分。首先采用层次化、模块化的思想,将系统划分为多个功能模块,降低了硬件实现的复杂度,对DCT算法进行了优化,并对量化模块采用了流水线操作,最后设计全部采用Verilog硬件描述语言实现,并用Modelsim进行功能仿真,同时实验结果通过在Xilinx公司Vertex2P系列的XC2VP30 FPGA上验证。仿真及综合结果表明,与优化之前相比,系统所需时钟周期减少了29个,最大时钟频率可达到135.498MHz,为H.264标准的硬件实现提供了参考。     

基于FPGA的3DES加密算法高速实现

介绍了3DES加密算法的原理并详尽描述了该算法的FPGA设计实现，设计中还采用了流水线技术来提高速度，添加了输入和输出接口的设计以增强应用的灵活性，各模块均用硬件描述语言VHDL实现，最终下载到FPGA芯片Stratix中。     

高速基带匹配滤波器的FPGA实现及验证

根据SDH数字微波通信系统高阶QAM解调器的设计要求,针对数字化基带滤波的信号处理特点,提出一套高速匹配滤波器的FPGA实现方案。首先基于窗函数设计法,完成了滤波器的软件设计和仿真;然后基于QuartusⅡ6.0开发平台,采用并行流水结构和Verilog HDL语言参数化设计法实现滤波器FPGA设计;最后结合QuartusⅡ和Matlab,从时域和频域验证滤波器性能。实践表明此方法设计的滤波器效率高、方便调试,具有较好的重用性和可移植性。     

基于FPGA和EPP的芯片测试电路设计

提出了一种基于FPGA和EPP并口的模数转换器芯片测试电路设计。通过FPGA实现了对待测试芯片的数据读出和控制,并将数据进行相关处理,再通过EPP并口模块与计算机系统连接,实现了待测试芯片与计算机的双向通信,其通信速率达到1.2MB/s。在介绍芯片测试电路各个模块电路的基础上,详细讲述了测试芯片所集成的2种模数转换器电路、信号处理电路以及EPP并口的功能及实现原理。本设计已经应用于实际的芯片测试系统中,其性能良好,工作稳定,达到了预期的设计目标。     

基于DA算法的1-D DCT IP核结构设计

提出了一种基于DA(Distributed Arithmetic)算法的1-D DCT IP核结构.该结构采用无乘法器的结构设计:为提高速度,设计了两位串行分布算法结构,并对数据采用流水线方式进行处理;为减小面积,采用了OBC编码方式进行查表,将ROM的大小表由2N减小到2N-1.最后给出了FPGA实现和仿真结果,验证了该设计的正确性,满足了数据处理的实时性要求.     

基于FPGA的万兆网的IPsec ESP协议设计与实现

“Internet协议安全性(IPsec)”为IP层及其上层协议提供加解密和认证等安全服务。但对IPsec协议的处理已经成为高速网络实现的瓶颈。随着FPGA向着更大容量和更高速度方向发展,基于FPGA硬件实现的IPsec协议栈可以提供更高的网络性能。文中介绍了一种基于FPGA的万兆以太网IPsec ESP协议栈的设计,支持隧道模式和传输模式,具有抗重放能力。通过采用多级流水操作、多缓存乒乓操作、多进程并行处理等技术实现了万兆线速。     

DVB系统通用外码解码器的FPGA实现

介绍采用流水线结构的信道外码解码器的FPGA硬件设计和实现,它不仅可应用在地面数字电视广播(DVB-T),也可应用在卫星数字电视广播(DVB-S)和有线数字电视广播(DVB-C)接收端.     

一种基于先行DLMS的自适应滤波器的FPGA实现

本文阐述了自适应滤波器的基本原理,给出了先行DLMS算法的计算公式,该算法相对于DLMS而言只在系数更新计算路径上引入一个延迟,自适应滤波器仍能保持收敛,并在MATLAB平台上验证该算法在阶数小的自适应滤波器设计中的可行性。针对现今对高速数字信号处理的要求,提出了一种自适应滤波器的FPGA实现方法,在先行DLMS的基础上,加入流水线结构,采用VerilogHDL硬件描述语言编写底层代码,设计了一个两阶的自适应滤波器。最后在QuartusⅡ中进行仿真和时序分析,该设计可以显著地提高运算速率。