AES和SMS4密码算法的高效可重构实现

可重构密码芯片提高了密码芯片的安全性和灵活性,具有良好的应用前景,但其处理速度较ASIC实现的专用密码芯片却有很大程度的下降。在此分析AES和SMS4密码算法的可重构性,利用流水线、并行处理和可重构技术,提出了一种可重构体系结构。基于该体系结构实现的AES和SMS4算法较其他同类设计相比,在资源规模相当的情况下,处理速度有了较大的提高。     

资源共享的并行AES加密/解密算法及实现研究

随着密码分析技术的进一步发展,高级加密标准(AES)逐渐取代了以往的数据加密标准(DES),成为新一代数据加密标准。现阶段,在应用AES算法的过程中,还存在一些问题,主要表现为吞吐率低、资源消耗大、无法分别实现加密和解密等。文章主要针对在消耗较少资源的条件下获取较高吞吐率的AES加密/解密算法进行研究。     

面向NFC应用的DES/3DES算法研究与仿真实现

在分析DES/3DES密码算法及常用抗攻击策略的基础上,从DES算法的功耗点和代码的简易程度着手,进一步改进掩膜方法,提出了一种抗DPA攻击的DES/3DES改进算法,该算法可支持ECB和CBC工作模式.利用SystemC建立算法模型并进行验证,完成了满足NFC应用要求的DES/3DES密码协处理器的设计和仿真;建立了一套SystemC算法模型和RTL电路自动仿真系统,以减少开发周期及研发成本.对改进算法及电路所做的仿真验证了电路的有效性.     

AES密码算法的结构优化与实现

对AES密码算法的结构进行了优化,并应用0.6μmCMOS工艺实现了AES加密/解密芯片。使用Ver-ilogHDL进行算法建模,采用自动综合技术完成版图设计。芯片支持加密/解密模式及所有3种密钥长度。已完成流片,测试的最高时钟频率为20MHz,128位、192位和256位密钥时的数据吞吐率分别可达49.2Mbps、41.3Mbps和35.6Mbps。     

AES算法的密码分析与快速实现

高级加密标准(AES)确定分组密码Rijndael为其算法,取代厂泛使用了20多年的数据加密标准(DES),该算法将在各行业各部门获得广泛的应用.文章以DES为参照对象,阐述了Rijndael算法的设计特色,介绍了AES在密码分析方面国内外已有的一些理论分析成果,描述了AES算法采用软件和硬件的快速实现方案.     

DES加密算法的VLSI实现方法

DES（data encryption Standard）算法是最为广泛使用的一种分组密码算法。本文简述了DES加密算法的发展历史和核心思想，并给出了DES算法是最为广泛使用的一种分组密码算法。DES对推动密码理论的发展和应用起了重大作。并给出了一种VLSI实现方法。     

基于FPGA的DES加密算法的高性能实现

在分析DES算法原理的基础上,详细阐述一种基于VHDL描述、FPGA实现的DES加密算法系统的设计和仿真结果.该系统采用了一种基于子密钥预先计算的新型流水线设计方案,克服了传统DES流水线实现方式的缺点,使系统的密钥可动态刷新.并在硬件资源消耗有所降低的情况下,进一步提高系统的处理速度,系统最高时钟频率为222.77 MHz.信息加密的速度为14.26Gb/s,是最快软件实现方式的112倍.同时系统还具有设计灵活,可靠性高.可重用性强.升级方便等特点.     

加密算法在SOC中的设计实现

随着电子信息技术的发展,加密技术得到了更广泛的应用,尤其是硬件实现加密,其处理速度快,并且可以降低软件复杂度,其中3DES和AES算法是目前应用最广泛的两种加密算法.文章主要介绍了3DES和AES加密核是如何在SOC芯片中设计和实现的,并应用于32位SOC芯片中.     

DES算法的安全性研究

新的密码分析方法出现以及技术的进步,使得DES算法的安全受到严重的威胁。在新的密码体制和算法被采用之前,改进DES算法是提高其安全性的有效途径。     

DES算法的高速流水线实现

文章介绍了密码算法DES，分析了DES算法适用流水线实现的特点。并在此基础上介绍了一种流水线式高速实现DES加密解密的方法，这一算法同样可以应用于3-DES。     

一种基于流处理框架的可重构分簇式分组密码处理结构模型

可重构密码处理结构是一种面向信息安全处理的新型体系结构,但具有吞吐量和利用率不足的问题。该文提出一种基于流处理框架的阵列结构可重构分组密码处理模型(Stream based Reconfigurable Clustered block Cipher Processing Array, S-RCCPA)。针对分组密码算法特点,采用粗粒度可重构功能单元、基于Crossbar的分级互连网络、分布式密钥池存储结构以及静态与动态相结合的重构方式,支持密码处理路径的动态重组,以不同并行度的虚拟流水线执行密码任务。对典型分组密码算法的适配结果表明,在 CMOS工艺下,依据所适配算法结构的不同,规模为41的S-RCCPA模型的典型分组密码处理性能可达其它架构的5.28~47.84倍。     

基于S盒优化的轻量级加密算法设计

分组密码一直是解决信息系统安全问题的常用加密方法。分组密码的典型代表数据加密标准DES（Data Encryption Standard）被广泛应用于软件加密和硬件加密,其中所体现的设计思想和设计原则依然值得研究和借鉴。S盒作为DES算法的一个关键环节,它的设计好坏直接影响DES的加密性能。通过对分组密码安全性设计的分析,立足于DES算法框架,提出了一种轻量级安全加密算法LEA（Light weight Encryption Algorithm）,通过增加位选逻辑陷阱来对S盒中的元素进行选取和重新优化设计,最后从S盒统计特性角度对其安全性进行分析。该算法能有效解决低成本系统的安全问题。     

A High Energy-Efficient Reconfigurable VLIW Symmetric Cryptographic Processor with Loop Buffer Structure and Chain Processing Mechanism

By exploring symmetric cryptographic data level and instruction-level parallelism, the reconfigurable processor architecture for symmetric ciphers is presented based on Very-long instruction word (VLIW) structure. The application-specific instruction-set system for symmetric ciphers is proposed. As for the same arithmetic operation of symmetric ciphers, eleven kinds of reconfigurable cryptographic arithmetic units are designed by the reconfigurable technology. As to the requirement of high energy-efficient design, the loop buffer structure for instruction fetching unit is proposed to reduce the power consumption significantly with the same frequency as conventional, meanwhile, the chain processing mechanism is proposed to improve the cryptographic throughput without any area overhead. It has been fabricated with 0.18μm CMOS technology. The result shows that the processor can work up to 200MHz, and the fourteen kinds of cryptographic algorithms were mapped in the processor, the encryption throughput of AES, SNOW2.0 and SHA2 algorithm can achieve 1.19Gbps, 1.05Gbps, and 407Mbps respectively.     

基于DES的蓝牙安全机制研究

蓝牙作为一种短距离无线通信技术具有诸多优势,但蓝牙在设计之初对安全性的考虑不周导致了它的应用受限。分析了蓝牙的安全机制,阐述了蓝牙在认证鉴权方面的问题和E0流加密算法存在的缺陷。DES属于分组加密算法具有很高的安全性,为蓝牙加密算法的改进提供了一个新思路。最后利用VC6.0来仿真基于蓝牙的DES算法,结果说明了其具有更高的安全性能。     

AES算法中SubBytes变换的高速硬件实现

SubBytes交换是AES算法中唯一的非线性变换，也是硬件实现模块中的关键部分。文章在研究有限域GF（2g）与其复合域GF（（2^4）^2）变换的基础上，采用组合逻辑替代RAM查表的方法实现SubBytes变换，并在其内部实现了三级流水线。在AhemEP20KE系列的FPGA上进行了综合仿真验证，基于此高速SubBytes变换实现方法所设计的AES-128模块在ECB模式下的理论最大加密处理速度达到了12Gbps。     

Multimedia Encryption with Multiple Modes Product Cipher for Mobile Devices

The most straight forward method in multimedia encryption is to encrypt the entire stream using standard encryption methods, such as the data encryption standard (DES) or advanced encryption standard (AES). However, in the block ciphering, there exists an attack risk with the weakness of plaintext-ciphertext pairs (i.e. the plaintext-ciphertext pair problem). Therefore, several modes of operation are proposed to solve the above problem. As we all know, channel hopping can defend illegal listening. Thus, this paper has proposed a multimedia encryption scheme with the multiple modes product cipher (MMPC) for mobile devices. In practice, MMPC can increase the security level in wireless multimedia networks. The results of Android applications (Apps) system have shown that the overhead of MMPC is decreased by 2% in throughputs, if it is compared with that of the other straightforward mode ciphers.     

The research and design of reconfigurable computing for Block cipher

This paper describes a new specialized Reconfigurable Cryptographic for Block ciphers Architecture（RCBA）.Application-specific computation pipelines can be configured according to the characteristics of the block cipher processing in RCBA,which delivers high performance for cryptographic applications.RCBA adopts a coarse-grained reconfigurable architecture that mixes the appropriate amount of static configurations with dynamic configurations.RCBA has been implemented based on Altera’s FPGA,and representative algorithms of block cipher such as DES,Rijndael and RC6 have been mapped on RCBA architecture successfully.System performance has been analyzed,and from the analysis it is demonstrated that the RCBA architecture can achieve more flexibility and efficiency when compared with other implementations.     

基于FPGA硬件加密的设计与实现

以FPGA芯片Cyclone II系列为核心,构建FPGA硬件平台,提出一种以资源优先为目的的DES、AES加解密设计方案。通过分析S盒的非线性特征,构造新的复合域变换,避免因同构变换产生的资源损耗。加解密过程中利用轮函数硬件结构的复用,达到硬件资源占用的最小化。整体采用内嵌流水线结构,减少逻辑复杂度的同时提高处理速度。实验结果验证了FPGA硬件加密的资源占用率远低于ASIC的硬件加密,执行速度达到Gbit/s,加密性能大大提高。     

分组密码处理器的可重构分簇式架构

该文在研究分组密码算法处理特征的基础上,提出了可重构分簇式分组密码处理器架构。在指令的控制下,数据通路可动态地重构为4个32bit簇,2个64bit簇和一个128bit簇,满足了分组密码算法数据处理所需的灵活性。基于分簇结构,提出了由指令显性地分隔电路结构的低功耗优化技术,采用此技术使得整体功耗降低了36.1%。设计并实现了5级流水线以及运算单元内流水结构,处理AES/DES/IDEA算法的速度分别达到了689.6Mbit/s, 400Mbit/s和416.7Mbit/s。