北京正负电子对撞机次级束质子单粒子翻转计算和试验研究

北京正负电子对撞机(BEPC)电子直线加速器试验束打靶产生的次级束中包含质子,其中能量约为50MeV~100MeV的质子占有很大比例,这弥补了国内高能质子源的空白。本工作计算得到次级束中的质子能谱,建立质子单粒子翻转截面计算方法,在北京正负电子对撞机次级束质子辐射环境中,计算静态随机存取存储器的质子单粒子翻转截面,设计了SRAM质子单粒子翻转截面测试试验,发现SRAM单粒子翻转和注量有良好的线性,这是SRAM发生单粒子翻转的证据。统计得到不同特征尺寸下SRAM单粒子翻转截面,试验数据与计算结果相符,计算和试验结果表明随着器件特征尺寸的减小器件位单粒子翻转截面减小,但器件容量的增大,翻转截面依然增大,BEPC次级束中的质子束可以开展中高能质子单粒子效应测试。     

温度对SRAM器件单粒子翻转重离子测试的影响

本文基于单粒子效应地面重离子模拟实验,选取体硅SRAM与SOI SRAM两种待测器件,在兰州重离子加速器上（HIRLF）研究了温度对单粒子翻转测试的影响。用12C粒子对体硅SRAM器件的温度实验显示,单粒子翻转截面易受温度的影响。对于SOI SRAM器件,12C粒子测得的单粒子翻转截面随温度升高有显著的增大,但209Bi 粒子测得的单粒子翻转截面却随温度保持恒定。用Monte Carlo的方法分析了温度对单粒子翻转测试的影响规律,发现在单粒子翻转阈值LET附近温度对单粒子翻转截面有大的影响,但是随着单粒子翻转的发生接近于饱和,单粒子翻转截面渐渐的表现出低的温度依赖性。基于该模拟结果,我们对实验数据进行了分析,同时提出了一种准确评估在轨翻转率的合理方法。     

静态存储器中子单粒子翻转截面的预测模型

中子是近地空间和核爆的主要辐射源之一,中子二次反应诱发的单粒子效应极大地影响了电子元器件的可靠性。本文针对商用体硅工艺静态存储器(SRAM)单元提出了一种中子饱和翻转截面预测模型。通过一个电路级的仿真模型,对应于辐射作用距离的线性电荷沉积(LET)效应可以通过基于SPICE仿真曲线来表现,进而用来预测翻转截面。该方法简单有效,预测结果与130 nm体硅工艺的中子实验结果吻合。     

基于130nm PD-SOI工艺存储单元电路的抗辐射加固设计

基于130 nm部分耗尽绝缘体上硅(SOI) CMOS工艺,设计并开发了一款标准单元库.研究了单粒子效应并对标准单元库中存储单元电路进行了抗单粒子辐射的加固设计.提出了一种基于三模冗余(TMR)的改进的抗辐射加固技术,可以同时验证非加固与加固单元的翻转情况并定位翻转单元位置.对双互锁存储单元(DICE)加固、非加固存储单元电路进行了性能及抗辐射能力的测试对比.测试结果显示,应用DICE加固的存储单元电路在99.8 MeV ·cm2 ·mg_1的线性能量转移(LET)阈值下未发生翻转,非加固存储单元电路在37.6 MeV·cm2·mg_1和99.8 MeV·cm2·mg_1两个LET阈值下测试均发生了翻转,试验中两个版本的基本单元均未发生闩锁.结果证明,基于SOI CMOS工艺的抗辐射加固设计(RHBD)可以显著提升存储单元电路的抗单粒子翻转能力.     

一种双栅结构抗单粒子翻转加固SRAM存储单元

通过对单粒子效应以及抗单粒子翻转电路加固原理进行分析,提出一种基于双栅MOS结构的具有单粒子翻转加固能力的SRAM存储单元。该单元在实现抗单粒子翻转加固的同时具有快速翻转恢复、快速写入、低静态功耗的特点。基于0.18μm CMOS工艺进行电路仿真,结果显示该加固单元读/写功能正确,翻转阈值大于100 Me V·cm2/mg。可以预测,该电路应用于空间辐射环境下将有较好的稳定性。     

纳米器件质子在轨单粒子翻转率预计方法

研究了纳米器件在空间轨道中质子引起单粒子翻转(SEU)率的预计方法。以65 nm SRAM为样品,利用加速器进行了质子和重离子单粒子翻转试验,分别基于质子试验数据和重离子试验数据,预计了空间轨道中质子引起的单粒子翻转率。结果表明,用重离子试验数据预计的质子单粒子翻转率比用质子试验数据预计的低1.5个数量级。研究认为,为了评估纳米器件单粒子翻转敏感性,需进行质子单粒子翻转试验,并基于质子试验数据进行在轨质子翻转率预计。     

用SOI技术提高CMOS SRAM的抗单粒子翻转能力

提高静态随机存储器（SRAM）的抗单粒子能力是当前电子元器件抗辐射加固领域的研究重点之一。体硅CMOS SRAM不作电路设计加固则难以达到较好抗单粒子能力,作电路设计加固则要在芯片面积和功耗方面做出很大牺牲。为了研究绝缘体上硅（SOI）基SRAM芯片的抗单粒子翻转能力,突破了SOI CMOS加固工艺和128kb SRAM电路设计等关键技术,研制成功国产128kb SOI SRAM芯片。对电路样品的抗单粒子摸底实验表明,其抗单粒子翻转线性传输能量阈值大于61．8MeV／（mg／cm^2）,优于未做加固设计的体硅CMOS SRAM。结论表明,基于SOI技术,仅需进行器件结构和存储单元的适当考虑,即可达到较好的抗单粒子翻转能力。     

部分耗尽SOI工艺器件辐射效应的研究

对0.13μm部分耗尽SOI工艺的抗辐射特性进行了研究.首先通过三维仿真研究了单粒子事件中的器件敏感区域,随后通过实验分析了器件的总剂量效应.三维仿真研究了离子入射位置不同时SOI NMOS器件的寄生双极效应和电荷收集现象,结果表明,离子入射在晶体管的体区和漏区时,均可以引起较大水平的电荷收集.对SRAM单元的单粒子翻转效应(SEU)进行了仿真,结果表明,体区和反偏的漏区都是翻转的敏感区域.通过辐照实验分析了器件的总剂量效应,在该工艺下对于隐埋氧化层,关断状态是比传输门状态更劣的辐射偏置条件.     

FinFET工艺对MOS器件辐射效应的影响北大核心CSCD

基于商用工艺线生产抗辐射器件具有一定的通用性,需要对商用工艺本征的抗辐射能力进行评估。综述了当前最新绝缘体上硅鳍式场效应晶体管(SOI FinFET)和体硅FinFET工艺的鳍宽和敏感面积对辐射效应的影响。SOI FinFET和体硅FinFET工艺的抗总剂量能力随着鳍宽的变化呈现相反的趋势。SOI FinFET的阈值电压漂移和亚阈值摆幅的退化随着鳍宽减小而减小,而体硅FinFET工艺的漏电流随着鳍宽减小而增大。FinFET工艺由于其自身结构的特点,与相同工艺节点下的平面工艺相比,敏感面积更小,抗单粒子翻转能力更好。从整体趋势来看,随着工艺节点的减小,FinFET工艺的本征抗总剂量能力较为可观,而本征抗单粒子翻转能力较差。     

一种多模式SRAM单粒子试验系统的设计与实现

提出了一种基于NIOS II的异步SRAM单粒子效应检测系统,用于评估抗辐射加固SRAM电路的抗单粒子效应能力.该检测系统可以对异步SRAM进行四种工作模式下的动态和静态检测,利用该检测系统在重离子加速器上对一款异步SRAM进行了单粒子效应试验,获得了5种离子的试验数据,统计分析后得到了器件的单粒子翻转阈值、单粒子翻转饱和截面和单粒子翻转在轨错误率,并与国外同款电路进行了对比,最后依据试验结果给出了评估结论.     

一种新式SEU加固PD SOI SRAM单元

本文提出了一种新式SEU加固的10管PD SOI静态存储单元。通过将互锁反相器中的上拉和下拉管分割成两个串联的晶体管,该单元可有效抑制PD SOI晶体管中的寄生BJT和源漏穿通电荷收集效应,这两种电荷收集效应是引起PD SOISRAM翻转的主要原因。通过混合仿真发现,与穿通的浮体6T单元相比,该单元可完全解决粒子入射单个晶体管引起的单粒子翻转。通过分析该新式单元的翻转机制,认为其SEU性能近似与6T SOI SRAM的单粒子多位翻转性能相等。根据参考文献的测试数据,粗略估计该新式单元的SEU性能比普通45nm 6T SOI SRAM单元提升了17倍。由于新增加了四个晶体管,该单元在面积上增加了43.4%的开销,性能方面有所降低。     

SRAM single event upset calculation and test using protons in the secondary beam in the BEPC

The protons in the secondary beam in the Beijing Electron Positron Collider(BEPC) are first analyzed and a large proportion at the energy of 50-100 MeV supply a source gap of high energy protons.In this study, the proton energy spectrum of the secondary beam was obtained and a model for calculating the proton single event upset(SEU) cross section of a static random access memory(SRAM) cell has been presented in the BEPC secondary beam proton radiation environment.The proton SEU cross section for different characteristic dimensions has been calculated.The test of SRAM SEU cross sections has been designed,and a good linear relation between SEUs in SRAM and the fluence was found,which is evidence that an SEU has taken place in the SRAM.The SEU cross sections were measured in SRAM with different dimensions.The test result shows that the SEU cross section per bit will decrease with the decrease of the characteristic dimensions of the device,while the total SEU cross section still increases upon the increase of device capacity.The test data accords with the calculation results,so the high-energy proton SEU test on the proton beam in the BEPC secondary beam could be conducted.     

Measurement of transient effects in SOI DRAM/SRAM accesstransistors

Bitline-induced transient effects in access transistors pose a problem in SOI DRAM and SRAM cells. The floating-body potential is affected by the bitline so changes in the bitline potential may upset the charge stored in the memory cell. Transient effects in SOI access transistors are measured versus the time the bitline is at high voltage, and V_DD for fully- and partially-depleted SOI devices. Bulk devices show no bitline-induced transient effects. Measurements show that the magnitude of the charge upset can be large enough to disturb the charge stored in DRAM and SRAM cells. Measurements also show that for any substantial upsets to occur, the time the bitline has to be at high voltage is on the order of milliseconds. Although the effect of bitline transitions is cumulative, the amount of charge upset when the bitline switches rapidly (i.e., millisecond periods) is shown to be negligible. Thus, proper design of SRAM upset-charge protection and DRAM refresh time should circumvent this problem     

Novel SEU hardened PD SOI SRAM cell

A novel SEU hardened 10T PD SOI SRAM cell is proposed.By dividing each pull-up and pull-down transistor in the cross-coupled inverters into two cascaded transistors,this cell suppresses the parasitic BJT and source-drain penetration charge collection effect in PD SOI transistor which causes the SEU in PD SOI SRAM. Mixed-mode simulation shows that this novel cell completely solves the SEU,where the ion affects the single transistor.Through analysis of the upset mechanism of this novel cell,SEU performance is roughly equal to the multiple-cell upset performance of a normal 6T SOI SRAM and it is thought that the SEU performance is 17 times greater than traditional 6T SRAM in 45nm PD SOI technology node based on the tested data of the references.To achieve this,the new cell adds four transistors and has a 43.4%area overhead and performance penalty.     

Device and circuit level suppression techniques for random-dopant-induced static noise margin fluctuation in 16-nm-gate SRAM cell

In this study, a three-dimensional “atomistic” coupled device-circuit simulation is performed to explore the impact of process-variation-effect (PVE) and random-dopant-fluctuation (RDF) on static noise margin (SNM) of 16-nm complementary metal-oxide-semiconductor (CMOS) static random access memory (SRAM) cells. Fluctuation suppression approaches, based on circuit and device viewpoints, are further implemented to examine the associated characteristics in 16-nm-gate SRAM cells. From the circuit viewpoint, the SNM of 8T planar SRAM is enlarged to 230 mV and the variation of SNM (σ_SNM) is reduced to 22 mV at a cost of 30% extra chip area. As for device level improvement, silicon-on-insulator (SOI) FinFETs replaced the planar MOSFETs in 6T SRAM is further examined. The SNM of 6T SOI FinFETs SRAM is 125 mV and the σ_SNM is suppressed significantly to 5.4 mV. However, development of fabrication process for SOI FinFET SRAM is crucial for sub-22 nm technology era.     

一种全nMOS SOI晶体管4管静态存储器单元

提出了一种新颖的无负载4管全部由nMOS管组成的随机静态存储器(SRAM)单元.该SRAM单元基于32nm绝缘体上硅(SOI)工艺结点,它包含有两个存取管和两个下拉管. 存取管的沟道长度小于下拉管的沟道长度. 由于小尺寸MOS管的短沟道效应,在关闭状态时存取管具有远大于下拉管的漏电流,从而使SRAM单元在保持状态下可以维持逻辑“1" . 存储节点的电压还被反馈到存取管的背栅上,使SRAM单元具有稳定的“读”操作. 背栅反馈同时增强了SRAM单元的静态噪声容限(SNM). 该单元比传统的6管SRAM单元和4管SRAM单元具有更小的面积. 对SRAM单元的读写速度和功耗做了仿真和讨论. 该SRAM单元可以工作在0.5V电源电压下.     

5管SRAM单元的抗辐射性能研究

利用3D TCAD仿真,在45 nm 体硅工艺下,对5管SRAM单元和传统6管SRAM单元的抗辐射性能进行了对比研究。结果表明,5管SRAM单元的敏感面积更小,由该单元构成的SRAM阵列更难发生多位翻转。提出了一种带额外保护环的5管SRAM单元抗辐射加固策略,这种加固策略没有面积开销,模拟结果证实了该加固策略的有效性。