超薄氧化层的QBD成品率的研究

一、概述QBD成品率的研究对超薄氧化层的质量评价至关重要，它是MOS电路可靠性的保证。本文的研究对象为Z0nm超薄氧化层的QBD。其中20um氧化层用于1微米工艺中的栅氧，10um氧化层用干E2PROM电路中的隧道氧化。当氧化层较厚时（40nm以上），一般用BVOX、Ilcak等参数来表征氧化层     

栅介质氧化层缺失缺陷的形成原因及解决方案

氮氧化技术是45 nm及以下技术节点栅介质制备的关键工艺,严格控制由氮氧化工艺所诱发的界面缺陷是提高栅介质质量的重点.研究了形成栅介质氧化层缺失缺陷的原因,并提出了解决方案.结果表明,原位水蒸气生成(ISSG)热氧化形成栅介质氧化层后的实时高温纯惰性氮化热处理工艺是形成栅介质氧化层缺失缺陷的主要原因;在实时高温纯惰性氮化热处理工艺中引入适量的O2,可以消除栅介质氧化层的缺失缺陷.数据表明,引入适量O2后,栅介质氧化层的界面陷阱密度(Dit)和界面总电荷密度(ΔQtot)分别减少了12.5％和26.1％;pMOS器件负偏压不稳定性(NBTI)测试中0.1％样品失效时间(t0.1％)和50％样品失效时间(t50％)分别提高了18％和39％;32 MB静态随机存储器(SRAM)在正常工作电压和最小工作电压分别提高了9％和13％左右.     

高温恒定电场栅氧化层TDDB寿命测试方法研究

介绍了薄栅氧化层TDDB可靠性评价的高温恒定电场试验方法,并完成了E模型的参数提取,同时以MOS电容栅电流Ig为失效判据。对某工艺的MOS电容栅氧化层TDDB寿命进行了评价。该试验方法解决了在高温条件下对工作器件进行可靠性评价的问题,方法简便可靠,适用于亚微米和深亚微米工艺线的可靠性评价。     

不同工艺超薄栅氧化层的抗击穿特性

对注F、注N以及先注N后注F超薄栅氧化层的击穿特性进行了实验研究,实验结果表明,在栅介质中引入适量的F或N都可以明显地提高栅介质的抗击穿能力.分析研究表明,栅氧化层的击穿主要是由于正电荷的积累造成的,F或N的引入可以补偿Si/SiO2界面和SiO2中的O3≡Si·和Si3≡Si·等由工艺引入的氧化物陷阱和界面陷阱,从而减少了初始固定正电荷和Si/SiO2界面态,提高了栅氧化层的质量.通过比较发现,注N栅氧化层的抗击穿能力比注F栅氧化层强.     

不同工艺超薄栅氧化层的抗击穿特性

对注F、注N以及先注N后注F超薄栅氧化层的击穿特性进行了实验研究,实验结果表明,在栅介质中引入适量的F或N都可以明显地提高栅介质的抗击穿能力.分析研究表明,栅氧化层的击穿主要是由于正电荷的积累造成的,F或N的引入可以补偿Si/SiO2界面和SiO2中的O3≡Si·和Si3≡Si·等由工艺引入的氧化物陷阱和界面陷阱,从而减少了初始固定正电荷和Si/SiO2界面态,提高了栅氧化层的质量.通过比较发现,注N栅氧化层的抗击穿能力比注F栅氧化层强.     

含氟超薄栅氧化层的抗击穿特性研究

对含 F超薄栅氧化层的击穿特性进行了实验研究。实验结果表明 ,在栅介质中引入适量的 F可以明显地提高栅介质的抗击穿能力。分析研究表明 ,栅氧化层的击穿主要是由于正电荷的积累造成的 ,F的引入可以对 Si/Si O2 界面和 Si O2 中的 O3 ≡ Si·与 Si3 ≡ Si·等由工艺引入的氧化物陷阱和界面陷阱进行补偿 ,从而减少了初始固定正电荷和 Si/Si O2 界面态 ,提高了栅氧化层的质量。研究结果表明 ,器件的击穿电压与氧化层面积有一定的依赖关系 ,随着栅氧化层面积的减小 ,器件的击穿电压增大。     

超薄栅介质的可靠性研究

一、概述 随着亚微米工艺的日趋成熟,MOS集成电路的集成度也随之大幅度提高,所用的SiO_2在不断地减薄。例如,64KDRAM(动态随机存贮器)的氧化层厚度为30～40nm,256KDRAM的氧化层厚度为15～25nm,1MDRAM和电可擦可编程序唯读存贮器(EEPROM的氧化层厚度小于10nm。如图1所示。 氧化层不仅可用作MOSFET的栅介质,还可构成动态存贮器的存贮电容,并提供器件之间的隔离层。随着集成度的提高,芯片面积不断增大,器件尺寸按比例缩小,栅介质的不稳定和击穿等成为MOS集成电路失效的主要原因。例如,在EEPROM中,隧道击穿是导致其疲劳损坏的主要原因。因此,了解、分析、提高超薄栅介质的稳定性与可靠性是十分必要的。     

LSI电路中两项基础工艺改进

最近几年来,我们在LSI电路基础工艺方面作了两项改进:用抗场氧化的Si_3N_4层和一次氧化层直接作MOS管的栅,从而简化了工艺并提高了电路成品率;在栅氧化之后增加长一次薄多晶,用它保护再开光刻孔,生长多晶完成多晶和单晶的直接接触,从而避免了光刻对栅氧化层质量的破坏。两项技术在几种LSI电路中试用均取得了明显结果。在我们取得基本结果之后,发现国外才有类似的研究报导。     

MOS器件栅介质层陷阱的表征方法

随着MOS器件按比例缩小,MOS器件的可靠性问题正成为限制器件性能的一大瓶颈。作为可靠性研究的一个热点和难点,MOS器件栅介质可靠性的研究一直是学术界和工业界研究的重点。普遍认为,栅介质中的陷阱是引起栅介质退化乃至击穿的主要因素,对栅介质中陷阱信息的准确提取和分析将有助于器件性能的优化、器件寿命的预测等。针对几十年来研究人员提出的各种陷阱表征方法,在简单介绍栅介质中陷阱相关知识的基础上,对已有的界面陷阱和氧化层陷阱表征方法进行系统的调查总结和分析,详细阐述了表征技术的新进展。     

含N超薄栅氧化层的击穿特性

研究了含N超薄栅氧化层的击穿特性.含N薄栅氧化层是先进行900C干氧氧化5min,再把SiO2栅介质放入1000C的N2O中退火20min而获得的,栅氧化层厚度为10nm.实验结果表明,在栅介质中引入适量的N可以明显地起到抑制栅介质击穿的作用.分析研究表明,N具有补偿SiO2中O3 Si@和Si3 Si@等由工艺引入的氧化物陷阱和界面陷阱的作用,从而可以减少初始固定正电荷和Si/SiO2界面态,因此提高了栅氧化层的抗击穿能力.     

栅氧化异常C—V特性的分析和监测样品处理方法

在我厂CMOS电路生产工艺中,常规栅氧化的C-V曲线经常出现不正常现象,但生产实践表明,它又不反映制成电路栅氧层的界面电荷特性。因此,无法通过测试栅氧后的C-V特性对MOS电路生产进行有效的工艺监控,这就提出了两个问题:1、为什么栅氧后呈现异常的CV特性曲线;2、怎样对栅氧化进行有效的工艺监控。     

超薄HfO2高K栅介质薄膜的软击穿特性

研究了高K(高介电常数)栅介质HfO2薄膜的制备工艺,制备了有效氧化层厚度为2.9nm的超薄MOS电容。当栅氧化层很薄时会发生软击穿现象,软击穿和通常的硬击穿是不同的现象。分别利用在栅介质上加恒流应力和恒压应力两种方法研究了HfO2薄膜的击穿特性,实验结果表明,在两种应力方式下HfO2栅介质均发生了软击穿现象,软击穿和硬击穿的机理不同。     

栅隧穿电流分量研究

MOS器件尺寸缩减,导致栅氧化层厚度急剧减小,引起栅隧穿电流的迅速增大,对MOS器件特性产生了很大影响。该文基于此,重点分析和研究了栅隧穿电流分量及其特性,并针对四端MOS器件给出了相应的栅隧穿电流分量测试原理及构思。     

含N超薄栅氧化层的击穿特性

研究了含 N超薄栅氧化层的击穿特性 .含 N薄栅氧化层是先进行 90 0℃干氧氧化 5 m in,再把 Si O2 栅介质放入 10 0 0℃的 N2 O中退火 2 0 min而获得的 ,栅氧化层厚度为 10 nm.实验结果表明 ,在栅介质中引入适量的 N可以明显地起到抑制栅介质击穿的作用 .分析研究表明 ,N具有补偿 Si O2 中 O3≡ Si·和 Si3≡ Si·等由工艺引入的氧化物陷阱和界面陷阱的作用 ,从而可以减少初始固定正电荷和 Si/ Si O2 界面态 ,因此提高了栅氧化层的抗击穿能力     

HfO2高K栅介质薄膜的电学特性研究

研究了高 K(高介电常数 )栅介质 Hf O2 薄膜的制备工艺 ,制备了有效氧化层厚度为 2 .9nm的超薄MOS电容。对电容的电学特性如 C-V特性 ,I-V特性 ,击穿特性进行了测试。实验结果显示 :Hf O2 栅介质电容具有良好的 C-V特性 ,较低的漏电流和较高的击穿电压。因此 ,Hf O2 栅介质可能成为 Si O2 栅介质的替代物。     

HfO2／Si（001）界面层的TEM研究

随着微电子技术的迅猛发展，集成电路的集成度不断增大，器件的尺寸不断缩小。当MOSFET尺寸缩小到0．1nm的尺度以下时，栅氧化层的等效厚度（在保持栅电容值不变的条件下，以相对介电常数为3．9的SiO2作为标准得到的栅介质层厚度）需要小于3nm。如仍采用传统的氧化硅作为栅氧化层介质，电子的直接隧穿效应和栅介质层所承受的电场将变得很大，由此引起栅介质的漏电流增大和可靠性下降等严重问题，严重阻碍了MOS器件的进一步发展。因此，人们提出了采用高介电常数的栅介质（通常称为高K栅介质）替代传统氧化硅的解决方法。利用高K介质材料替代传统氧化硅作为栅介质，可以在保持等效厚度不变的条件下，增加介质层的物理厚度，因而可大大减小直接隧穿效应和栅介质层承受的电场强度。新型高K栅介质研究已成为国际微电子领域的热门研究课题之一。     

基于氧化铪的高k栅介质纳米MOSFET栅电流模型

运用一种全量子模型研究基于氧化铪的高k栅介质纳米MOSFET栅电流,该方法特别适用于高k栅介质纳米MOS器件,还能用于多层高k栅介质纳米MOS器件。使用该方法研究了基于氧化铪高k介质氮含量等元素对栅极电流的影响。结果显示,为最大限度减少MOS器件的栅电流,需要优化介质中氮含量、铝含量。     

硅衬底注氮方法制备超薄SiO2栅介质

利用栅氧化前在硅衬底内注氮可抑制氧化速率的方法,制得3.4nm厚的SiO2栅介质,并将其应用于MOS电容样品的制备.研究了N 注入后在Si/SiO2中的分布及热退火对该分布的影响;考察了不同注氮剂量对栅氧化速率的影响.对MOS电容样品的I-V特性,恒流应力下的Qbd,SILC及C-V特性进行了测试,分析了不同氧化工艺条件下栅介质的性能.实验结果表明:注氮后的热退火过程会使氮在Si/SiO2界面堆积;硅衬底内注入的氮的剂量越大,对氧化速率的抑制作用越明显;高温栅氧化前进行低温预氧化的注氮样品较不进行该工艺步骤的注氮样品具有更低的低场漏电流和更小的SILC电流密度,但二者恒流应力下的Qbd值及高频C-V特性相近.     

硅衬底注氮方法制备超薄SiO2栅介质

利用栅氧化前在硅衬底内注氮可抑制氧化速率的方法,制得3.4nm厚的SiO2栅介质,并将其应用于MOS电容样品的制备.研究了N+注入后在Si/SiO2中的分布及热退火对该分布的影响;考察了不同注氮剂量对栅氧化速率的影响.对MOS电容样品的I-V特性,恒流应力下的Qbd,SILC及C-V特性进行了测试,分析了不同氧化工艺条件下栅介质的性能.实验结果表明:注氮后的热退火过程会使氮在Si/SiO2界面堆积;硅衬底内注入的氮的剂量越大,对氧化速率的抑制作用越明显;高温栅氧化前进行低温预氧化的注氮样品较不进行该工艺步骤的注氮样品具有更低的低场漏电流和更小的SILC电流密度,但二者恒流应力下的Qbd值及高频C-V特性相近.     

20nm栅氧化层的制备及其特性研究

一前言在MOS集成电路中，栅氧化层的质量好坏直接影响到电路的性能、可靠性和成品率。随着超大规模集成电路技术的发展，对栅氧化的要求也越来越高。根据尺寸缩小原则，l微米CMOS要求栅氧厚度为20nm。有资料表明，当栅氧厚度小于40nm或更薄时，电路的失效主要是由棚的击穿造成的，因此超薄栅氧的质量尤显重要。本文主要从三个方面对20nm超薄栅氧进行研究：1）20nm椰氧的生长技术；2）氧化物电荷的控制，主要研究Qm的控制；3）氧化击穿电荷QBD研究，这是一个反映超薄栅氧质量及可靠性的参数。这三个方面的研究是相互关联的，必须统一考…