DVB标准RS码译码的新技术

根据RS译码算法原理[1],结合DVB(数字视频广播)系统中译码的具体指标要求以及芯片模块化的思想,通过对BM算法实现的优化和改进,采用FPGA技术实现了RS译码电路,通过了QUARTUSII仿真测试以及试验板调试.由于采用了流水线技术、新的无求逆的BM算法以及关键环节的优化设计,使得该译码器速度快,占用资源少,译码速率可达20 Msps.     

DVB标准RS码译码的新技术

根据RS译码算法原理[1] ,结合DVB(数字视频广播 )系统中译码的具体指标要求以及芯片模块化的思想 ,通过对BM算法实现的优化和改进 ,采用FPGA技术实现了RS译码电路 ,通过了QUAR TUSII仿真测试以及试验板调试。由于采用了流水线技术、新的无求逆的BM算法以及关键环节的优化设计 ,使得该译码器速度快 ,占用资源少 ,译码速率可达 2 0Msps。     

RS译码的BM迭代算法及其FPGA实现

介绍了运用于RS译码中的BM迭带算法及利用BM迭带进行RS译码的基本原理,同时给出了该算法的FPGA实现,并通过在高清晰度数字电视接收机中验证了设计的可行性与可靠性。     

RS码在STiMi技术中的新应用

简要介绍了RS码的基本原理及其在CMAEA系统下的编译码算法.采用修正的欧几里德算法(MEA)实现RS(240,K)的MATLAB译码,提出一种改进Fomey算法求错误值.对CMMB中的RS编译码进行了算法改进以及仿真,同时分析对比了BM与Euclid两种译码算法并给出仿真结果.仿真结果表明,所设计的RS(240,K)运行效率高,满足实时通信传输需要,并为算法开发、验证和硬件设计调试提供了一种有力的辅助手段.     

RS码的编译码程序实现

RS码是一种对随机和突发差错具有良好纠错能力的多进制信道编码。文中介绍了RS码编码和BM迭代译码的原理,推导了在程序实现时关键步骤的迭代表达式,并采用C语言实现了构造伽罗华域、RS码生成多项式、RS码编码和BM迭代译码算法。程序可通过配置RS码码长、信息位长等参数完成对多种RS码的编译码,适用于包含多种RS系统码及截短码通信系统的编译码,具有工程应用价值。     

基于RiBM算法的RS译码器设计和实现

根据某无线光通信系统的需求,提出了一种基于BM算法的RS(255,239)的硬件译码器,并完成了该译码器的设计和实现;译码器采用流水线算法实现,其中关键方程求解模块采用修正的无逆BM算法.测试结果表明,该译码系统性能优良,在尽可能节约硬件资源的同时满足了高速处理的需要.     

非系统RS(31,19)编译码算法研究与FPGA实现

针对战术数据链系统低时延数据传输需求,提出一种适用于数据链系统的信道编码方案—非系统缩短码RS(31,19)。本文从MS多项式的观点讨论了非系统RS码的编码和译码算法,并对缩短RS码的编译码算法进行了研究。最后在FPGAEP3SE110上采用了一种改进的BM算法,成功实现RS(31,19)编译码复杂算法,有效提高了译码速度,简化了数据链系统硬件设计。     

基于FPGA的RS码译码器的设计

介绍了符合CCSDS标准的RS(255,223)码译码器的硬件实现结构。译码器采用8位并行时域译码算法,主要包括了修正后的无逆BM迭代译码算法,钱搜索算法和Forney算法。采用了三级流水线结构实现,减小了译码器的时延,提高了译码的速率,使用了VHDL语言完成译码器的设计与实现。测试表明,该译码器性能优良,适用于高速通信。     

光存储RS译码器设计与译码速度分析

比较了reed-solomon（RS）译码的Berlekamp-Massey（BM）算法和Euclidean算法的运行速度,并选择BM算法设计了满足36Mbps数据传输率（D豫）的RS译码器。针对现有几种光盘的DTR,进一步分析了光存储中RS译码速度的要求,并对译码中的有限域乘法器做了仿真。该乘法器在工作频率为50MHz的FPGA芯片中工作正常,可以满足光盘的DTR要求。     

一种高效RS编解码器的FPGA实现

提出了一种实现复杂度低、高效率的RS(204,188)编解码器的FPGA实现电路.整个FPGA设计分为RS编码器、Homer准则的伴随式计算、改进的BM算法、Chien搜索求根和Forney算法求差错幅值等5个模块,同时,总体电路采用了pipeline结构,有效提高了译码速率.选用Xilinx公司的Spartan3E系列XC3S500E芯片,译码时延242个时钟周期,使用FPGA资源186000门,译码性能与理论值一致,已用于特定无线图像传输系统.     

基于FPGA的RS译码器的设计与实现

针对Reed-Solomon（RS）码译码过程复杂、译码速度慢和专用译码器价格高等问题,以联合信息分发系统终端J系列报文信息位采用的RS（31,15）码为例,介绍了基于改进的无求逆运算的Berlekamp-Massey（BM）迭代算法的RS译码原理,采用Verilog硬件描述语言对译码器中各个子模块进行了设计,并基于现场可编程门阵列平台,在QuartusII6.0环境下进行了仿真,验证了RS译码器的纠错能力,实现了参数化与模块化的RS译码器设计。     

一种RS码译码器的硬件实现方法

提出了一种RS系统码译码器的硬件实现结构。译码器采用时域译码算法,主要包括有限域并行乘法器、BM迭代算法、适合于缩短码的钱氏搜索算法、错误值计算的硬件电路,其运算结构规则,具有一定的通用性,因此适合于VLSI实现。     

基于级联码的信道编译码设计与FPGA实现

介绍了RS(255,223)码级联卷积(4,3,3)码编译码器的实现,对于编码和译码端不同的结构特点.分别采用并行和串行结构实现.其中RS译码采用欧几里德算法,卷积译码采用维特比算法.同时给出了该编译码器的FPGA实现,按照自上而下的设计流程,在保证速度的同时最大限度地减少了资源占用.     

基于CCSDS标准RS码的硬件实现

CCSDS经过20多年的发展已经成为卫星通信标准。本文实现了符合CCSDS标准RS（255，223）码的硬件实现。译码器采用时域译码算法，主要包括有限域并行乘法器、BM迭代算法、钱搜索算法和Forney算法，其运算结构规则，具有一定的通用性，因此适合于VISI实现。整个设计采用FPGA实现。     

变参数RS译码器IP核的实现

设计出一种码长可以变化的RS码译码器IP核电路,可进行RS(15,5)、RS(15,7)、RS(15,9)以及RS(15,11)的译码。译码器电路使用BM迭代译码算法,并在硬件电路中加以改进,使得电路能扩充到编译纠错位数多的复杂RS码。该译码器电路尽可能多地使用可以共享的模块,降低了电路的规模。硬件电路采用V erilogHDL进行描述,并在FPGA上进行了验证,同时给出了硬件电路在逻辑分析仪上得到的结果。     

符合CCSDS标准的RS(255,223)译码器算法与FPGA实现

介绍了符合CCSDS标准的RS(255,223)码的参数与译码器结构,给出了一种改进型无逆BM算法用于求解关键方程,使用Verilog语言完成了基于该算法的译码器设计与实现.测试结果表明,该译码系统性能优良,在尽可能节约硬件资源的同时满足了高速处理的需要.     

基于FPGA的RS(204,188)译码器的设计与仿真

RS码一般在通信系统、数字电视和计算机存储系统中应用较为广泛。例如:DVB信道编/解码采用RS(204,188);ATM网络中经常使用RS(128,124)作为前向纠错编码。文章主要以DVB标准中的RS(204,188)译码器为例,详细介绍BM迭代算法和pipeline结构的译码所有技术。由于译码器的可扩展性、可维护性,实例中使用了参数化、模块化的设计。并且重点分析了基于FPGA的软件实现方法,并给出了系统中的仿真结果。     

纠错码在自组网扩频系统中的应用研究

RS码作为一种性能良好的纠错码,广泛应用于无线通信系统中。结合自组网扩频定位通信系统功能目标,分析了无线定位通信系统工作流程对纠错的指标需求,选择了RS码作为纠错码,详细分析了不同长度的RS码对系统抗干扰性能的影响,并对RS码译码中的BM迭代译码算法进行了优化。     

数字通信中RS码的Step-by-step译码算法及实现

文章讨论了在数字通信系统中RS码的Step-by-step译码算法,给出了算法的基本原理并在现场可编程门阵列(FPGA)上实现了RS(7,3)码的编译码,给出了实际仿真的效果图.结果表明,所设计的电路能够纠正7位接收符号中的任意两位错误.采用此算法避开了求解错误定位多项式,使译码过程得以简化,并提高了译码速度,且易于用大规模可编程器件实现.     

基于BM算法的RS（18,10）译码的软件实现和性能分析

使用MATLAB软件设计了GF（2^8）上的加法、乘法、求逆运算模块,并以这些模块为基础,编写了RS（18,10）的采用串行的时域Berlekamp-Massye（BM）算法、钱搜索算法、forney算法的译码的软件实现。各个算法模块均采用硬件可以容易实现的算法,为硬件开发验证和调试提供了强有力的辅助手段,并对该码进行了性能分析。