一种提高LDPC译码器吞吐率的译码算法

为了设计高效的LDPC译码器,结合准循环结构LDPC的校验矩阵H的规律性、乘性修正最小和译码算法不需要估计信道质量的特点和部分并行译码实现复杂度低的特点,介绍了一种新的译码算法——交迭的部分并行译码算法,这种译码算法相对于采用部分并行结构的BP译码算法,不但降低了硬件实现的复杂度,减少了存储资源的开销,而且提高了译码器的吞吐率。     

Turbo码高速译码器设计

Turbo码具有优良的纠错性能,被认为是最接近香农限的纠错码之一,并被多个通信行业标准所采用。Turbo码译码算法相比于编码算法要复杂得多,同时其采用迭代译码方式,以上2个原因使得Turbo码译码器硬件实现复杂,而且译码速度非常有限。从Turbo码高速译码器硬件实现出发,介绍Turbo码迭代译码的硬件快速实现算法以及流水线译码方式,并介绍利用Altera的Flex10k10E芯片实现该高速译码器硬件架构。测试和仿真结果表明,该高速译码器具有较高的译码速度和良好的译码性能。     

软判决Fano译码算法的FPGA实现

Fano译码算法一般采用软件实现,受制于计算机的结构,译码速度较慢。为大幅度提高译码速度,研究软判决Fano译码算法的全硬件实现方案,即采用AHDL（Ahera硬件描述语言）设计软判决Fano译码译码器,使用FPGA（现场可编程门阵列）予以实现。介绍了总体结构,重点描述构建Fano软判决译码器关键部件——状态机的设计。实测数据表明,在相同时钟频率条件下,软判决Fano译码算法的全硬件实现比软件方案至少快20倍。     

基于级联码的信道编译码设计与FPGA实现

介绍了RS(255,223)码级联卷积(4,3,3)码编译码器的实现,对于编码和译码端不同的结构特点.分别采用并行和串行结构实现.其中RS译码采用欧几里德算法,卷积译码采用维特比算法.同时给出了该编译码器的FPGA实现,按照自上而下的设计流程,在保证速度的同时最大限度地减少了资源占用.     

DVB-T中Viterbi译码器的设计及FPGA实现

Viterbi作为一种最大似然译码算法广泛应用在数字地面视频广播中,但由于其较高算法复杂程度,对实现高速低功耗时延小且逻辑结构简单的译码器带来了挑战。首先为了实现高速的Vit-erbi译码器,ACSU采用全并行结构,度量值的溢出控制采用取模归一化方法,并简化比较器。其次为了实现低功耗时延小且控制逻辑简单的Viterbi译码器,SMU采用改进的前向追溯结构,只用一组单口的RAM实现译码输出。该译码器在Xilinx Virtex6上实现并验证通过,并具有较好的译码性能。     

一种高速Viterbi译码器的优化设计及Verilog实现

文章设计了一种高速Viterbi译码器，该设计基于卷积码编码及其Viterbi译码原理，完成了Viterhi译码的核心单元算法的优化，并采用Verilog语言编程实现了卷积码编码器和译码器。仿真和综合的结果表明本文设计的译码器速率达50Mbit／s，同时译码器的电路规模也通过算法得到了优化。     

适用于IEEE802.16e标准的LDPC分层修正最小和译码算法

文章分析了BP、MS算法的译码性能,提出一种基于分层译码设计的LDPC译码(LMMS)算法,不仅提高了译码性能,还大大加快了译码器的收敛速度,并且在FPGA上实现了该译码器。     

多元LDPC码串行译码算法在光纤通信中的应用

将串行BP译码算法用在多元LDPC码中,降低了在光纤传输系统中的译码延时.详细介绍了在多元LDPC码中的串行BP译码算法和光纤通信系统的仿真模型.给出了在采用串行BP算法的LDPC译码器中,译码最大迭代数量对译码性能的影响,比较了采用传统的BP算法扣串行BP算法时LDPC译码器的性能.结果表明,采用串行BP算法确实能够提升LDPC译码器的收敛速度.     

IEEE802.11 n信道编译码器的FPGA设计

首先分析了新一代无线局域网标准IEEE802.11n的卷积编译码原理,然后给出了卷积编码器和Viterbi译码器的FPGA实现方法,其中Viterbi译码器采用并行结构和回溯译码算法.最后进行了综合仿真,结果表明,设计的编译码器能够实现高速率编译码,满足IEEE802.11n高速吞吐量的要求.     

Viterbi译码器的应用及其硬件设计与实现

维特比译码器是人们广泛采用的卷积码的译码器,在IS-95,GSM,3GPP中都有广泛的应用.文中首先简单说明Viterbi译码算法原理,接着分析Viterbi译码算法设计及伪代码实现,根据TD-SCDMA卷积码编码方案,设计了一种采用软判决方式的维特比译码器,并采用合理的归一化方式,保证了计算路径值的过程中不会发生溢出.仿真表明:改进的译码器具有良好的性能.