深亚微米ASIC设计中的时序约束与静态时序分析

在现代深亚微米专用集成电路(ASIC)设计流程中,为使电路性能达到设计者的预期目标,并满足电路工作环境的要求,必须对一个电路设计进行诸如时序、面积、负载等多方面的约束,并自始至终使用这些约束条件来驱动电路设计软件的工作.文中介绍了设计中所需考虑的各种时序约束,并以同步数字系列(SDH)传输系统中8路VC12-VC4 E1映射电路设计为例,详细说明了设计中所采用的时序约束,并通过静态时序分析(STA)方法使电路时序收敛得到了很好的验证.     

Path-Based静态时序分析方法

随着半导体特征工艺尺寸的缩小,IC芯片的物理参数和电学参数的波动越来越明显,特别是在高速芯片的设计中,那些满足简单功能性验证的芯片,就有可能由于时序的不满足导致厂商莫大的损失.重点在于给芯片设计者一个简要的静态时序分析(Static Timing Analysis简称STA)的概况.通过一个简单的例子,主要阐述了:面对伴随着半导体工艺特征尺寸缩小而来的时序问题,STA各自不同的分析算法及其对分析结果的影响;以及真正设计过程中如何借助EDA工具与约束文件实现这样的算法.期望给予所有的IC设计者关于STA的一个大致了解.使得其在整个设计过程中都能够考虑到时序问题.并且使用合适的分析算法,从而有效提高芯片的良率.     

全定制单元时序模型的建立

随着集成电路规模的不断增大,工艺尺寸的不断缩小,各种短沟效应及互连效应对电路性能的影响日益加重,时序收敛成为设计者面临的最棘手问题之一。时序验证是对电路的时序特性进行分析,检查设计能否满足性能要求,它在验证工作中占有非常重要的地位,是辅助设计人员寻找电路性能瓶颈的最主要手段。针对静态时序分析(STA)的应用,本文提出了为全定制单元建立时序模型的方法。这个方法考虑了信号渡越时间和输出负载的影响,经实验证明这个方法是可行的。     

片上系统验证研究

在数字IC设计中，通常情况下，一般功能芯片验证只涉及到单方面的验证，比如功能仿真、静态时序分析(STA)等。片上系统(SOC)的验证，则是结合了各种验证，而且需要不同于一般功能芯片验证的验证方法，比如软硬件协同验证、FPGA验证、基于IP的验证，等等。文章对这三种验证方法进行了详细的论述。     

基于FPGA的串行Flash扩展实现

简要介绍设计方案产生的背景和串行Flash M25P80的主要性能,阐述了一种采用FPGA直接控制串行Flash的设计与开发方法.介绍了硬件设计原则和方法,对Flash接口时序的开发及硬件实现做了详细的描述,并对开发过程中可能遇到的问题进行了说明.     

基于FPGA的VGA时序彩条信号实现

视频图形阵列(VGA)作为一种标准的显示接口已得到广泛应用.依据VGA的显示原理,"抛弃"VGA的显示专用芯片,采用现场可编程门阵列(FPGA)产生VGA时序信号和彩条图像信号,并在Altera公司的QuartusⅡ软件环境下完成VGA时序彩条信号模块的仿真.最后下载到FPGA开发板中进行硬件验证,并在CRT显示器上得到正确的条纹图像.利用该原理,可以设计更多的彩色图像,且可以对采集图像进行实时显示.     

一种CCD驱动时序参量化设计方法

通过对帧转移、内线转移、TDI(时间延迟积分)、线列等多种典型CCD驱动时序的共性和差异特征进行分析,提出了一种针对CCD图像传感器驱动时序的参量化设计方法。该方法提取了驱动时序的时间、状态、周期循环次数等16个参量,根据各参量之间的逻辑关系,采用FPGA设计时序发生程序模块,通过上位机对程序模块设置参量值,可实现对工作模式、工作频率、相位延迟等时序关系的调节,达到对CCD图像传感器各路驱动时序灵活控制的目的。此设计应用于CCD图像传感器参量测试系统中,有效地提高了参量测试效率和测试系统的通用性。     

特性描述工具辅助创建SSTA库

为了应对工艺变动,同时在新型数字IC设计过程中实现性能、功耗和产量的最佳结合,IC设计业正在从静态时序分析(STA)工具转向统计性STA(SSTA)工具.     

基于FPGA的VGA显示控制器设计研究

本设计采用了以FPGA为主控器件的设计方法,将VGA控制器分成几个子模块,采用VerilogHDL硬件描述语言对各个模块进行描述设计,并利用EDA软件,完成对局部模块和整体模块的代码编写及仿真验证。通过分析VGA显示的基本原理和信号要求,设计整个系统的软件、硬件结构,包括VGA时序和显存时序的发生,通过按键控制实现横彩条、竖彩条图案的选择,并进一步设计出实现文字和图像的显示。     

一种用于FPGA的可配置存储器设计

设计了一种用于FPGA中的同步、双端口、容量为4kbit、可配置的存储器模块(Block RAM,BRAM)。BRAM以阵列形式内嵌在FPGA内部,是FPGA的主要模块之一。该BRAM可实现1、2、4、8、16bit 5种不同的数据位宽,且具有数据初始化及回读验证的功能。本文分别对BRAM的逻辑层、配置层、布线层进行了描述,重点介绍了逻辑层中时序控制电路和配置层中配置电路的结构和实现方法。基于0.18μm 5层金属SOI CMOS工艺完成BRAM设计实现,并对BRAM进行了仿真,功能仿真结果符合时序控制电路和配置电路的预期设计目标,性能仿真表明其工作频率可达200 MHz。     

深亚微米ASIC设计中的静态时序分析

随着集成电路的飞速发展,芯片能否进行全面成功的静态时序分析已成为其保证是否能正常工作的关键.描述了静态时序分析的原理,并以准同步数字系列(PDH)传输系统中16路E1 EoPDH(ethemet over PDH)转换器芯片为例,详细介绍了针对时钟定义、端口约束等关键问题的时序约束策略.结果表明,静态时序分析对该芯片的时序收敛进行了很好的验证.     

面向CPU芯片的验证技术研究

CPU芯片规模大、复杂度高,在芯片设计的不同阶段进行多层次的验证,保证芯片的正确性非常关键。文章探讨了模拟验证、FPGA仿真、形式验证和静态时序分析等验证方法,提出了一种多级验证体系方法,实现CPU芯片的多层次验证,并成功地验证了自行设计的微处理器的正确性和兼容性。     

FPGA在雷达定时器中的应用

定时器是雷达系统的重要部分,它为雷达全机提供所需的各种主脉冲定时信号和波门定时信号.介绍了FPGA(现场可编程门阵列)在定时器中的应用,着重叙述了定时器原理.该定时器的特点是:采用大容量FPGA,尽可能在FPGA内部实现所有功能,减少外围器件,以达到统一板级设计、提高定时精度及可靠性、降低成本、实现硬件的灵活配置的目的.     

DOCSIS定时接口服务器的研究与设计

介绍了DOCSIS定时接口服务器的基本应用,对服务器的性能进行分析。讨论了DTI服务器的硬件设计原理,并结合FPGA技术,给出了DOCSIS定时接口服务器的FPGA实现方案。最后对进一步需要研究的问题进行了讨论。     

高速大容量固态存储系统的设计

大容量存储系统是高速数据采集和其他应用中非常重要的一个组成部分,主要包括存储器控制和数据存储。本文通过使用FPGA(现场可编程门阵列)成功地实现了数据采集过程中相对低速的Flash存储器对高速和超高速实时数据的存储。FPGA既可作为高速输入数据传输到Flash中间的缓存,又可实现对存储器的读写、擦除等操作时序的控制。该设计已在应用电路中得到了验证。文章最后给出了所测电路板在逻辑分析仪上观察的数据和仿真的部分结果。     

带FPGA的PCI接口应用

文章介绍了一种带FPGA的PCI接口的应用及设计方法。该方法将PCI接口和PCI用户逻辑集成在一片FPGA里，可以对整个逻辑进行仿真测试，大大缩短了开发周期，提高了系统集成度和性能。文章重点叙述了Quicklogic公司提供的32wug TARGET接口芯片QL5030的原理和结构，分析了时序设计要点，给出了典型应用的逻辑框图和注意事项。     

一种多功能定时控制模块的设计与实现

根据搜索雷达定时、通讯和多功能控制的任务需求，以FPGA 为主要控制器件，构建了基于CPCI 总线架构的多功能定时控制模块。硬件设计包含电源模块、时钟管理、FPGA、PCIe控制和RS-422 串口等功能模块，软件方面使用Verilog 语言编程实现了雷达时序控制、PCIe 接口控制和同步串口数据传输、雷达参数初始化、显控指令分发、分系统状态回告、遮蔽角响应、GPS校时等多种功能。模块随雷达样机在烟台某试验场进行了试验验证，经过整机联调和整机试验，定时控制模块的功能和可靠性得到了充分验证。实际工程应用表明，通用定时接口各模块的功能和性能均能满足系统的设计要求。     

静态时序分析中不同工作模式的分析及应用

为了使STA(静态时序分析)结果更接近实际芯片工作环境的情况,可以通过设置不同的分析模式来进行时序仿真。芯片设计工作环境包括工艺、工作电压、工作温度的参数(PVT)。根据不同的PVT组合,可以得到WORST、TYPICAL、BEST的工作条件。并在STA中通过3种模式:单一模式(single mode)、最好-最坏模式(bc-wc mode)、全芯片变化模式(ocv mode)来仿真芯片实际的工作情况。将对不同的工作模式进行分析,并阐述其在深亚微米芯片设计过程中的应用。     

FLINT+: A runtime-configurable emulation-based stochastic timing analysis framework

ASICs for Stochastic Computing conditions are designed for higher energy-efficiency or performance by sacrificing computational accuracy due to intentional circuit timing violations. To optimize the stochastic behavior, iterative timing analysis campaigns have to be carried out for a variety of circuit timing corner cases. However, the application of common event-driven logic simulators usually leads to excessive analysis runtimes, increasing design time for hardware developers. In this paper, a gate-level netlist-oriented FPGA-based timing analysis framework is proposed, offering a runtime-configuration mechanism for emulating different timing corner cases in hardware without requiring multiple FPGA bitstreams. Logic gates are instrumented with a quantization-based delay model and a critical path selection algorithm is used to reduce the FPGA resource overhead. For an exemplary design space exploration of stochastic CORDIC units, speed-up factors of up to 48 for 10 ps or 476 for 100 ps timing quantization are achieved while maintaining timing behavior deviations lower than 1.5% or 4% to timing simulations, respectively.